做PLL设计这些年，我最深的体会是：锁相环的噪声性能，从来不是某个单一模块的独角戏，而是一整套“噪声传递链”共同作用的结果。很多人拿到一颗PLL芯片或者自己搭了一个电荷泵PLL，测出来相噪不好，第一反应就是换VCO，或者觉得是电源不够干净。其实很多时候，问题出在你没搞清楚——参考时钟的噪声到底是怎么进的环路，电荷泵的噪声又在哪个频段称王称霸，VCO的自由振荡相噪又是怎么被环路滤波器“整形”成最终的带外噪声。

这篇文章我想把PLL噪声优化这件事彻底讲透。从参考时钟、鉴相器/电荷泵、环路滤波器、分频器到VCO，逐个模块拆解它们的噪声传递特性，并给出实操层面的优化方向。内容会覆盖工程中最常见的应用场景，比如AD9361这类射频收发信机的LO（本振）产生、CPRI协议对主从模式参考时钟频差的要求、以及Ring VCO与LC VCO在噪声表现上的差异。无论你是刚接触PLL的射频新人，还是被杂散和相噪折磨已久的系统工程师，这篇东西应该都能帮你把“噪声从哪来、怎么传、怎么压”这件事捋顺。全文偏实战，模型推导点到为止，结论和操作建议会非常具体。

1. 先把PLL的噪声传递框架搭起来

1.1 为什么要用“传递函数”的眼光看噪声

PLL本质上是个闭环反馈系统。它的基本结构大家都熟：鉴相器（PD/PFD）比较参考时钟和分频后反馈时钟的相位差，输出误差信号经过电荷泵转换成电流，环路滤波器把电流积分成控制电压，再去调VCO的频率，VCO输出再经分频器反馈回来。

在这样一个环里，每一个模块都会注入噪声，但每个噪声源到达输出端的“路径增益”完全不同。有的噪声源在带内被环路增益压制，有的在带外被环路低通滤除，还有的在带外反而“畅通无阻”。这就是所谓的“噪声传递特性”。

理解噪声传递特性，是优化的第一步。你连各模块噪声在输出端长什么样都不知道，怎么知道该动哪里？

我在实际调试中习惯先把环路带宽定下来，然后画一张噪声预算表，把所有噪声源在带宽内和带宽外的贡献分别列出来。这样做的好处是，频谱仪上看到的相噪曲线，每一个频段都能对应到具体的“责任模块”，而不是瞎猜。

1.2 环路带宽——所有噪声优化的分水岭

PLL的噪声传递里，最核心的分界点就是环路带宽（Loop Bandwidth，通常指开环增益交越频率，工程上习惯看闭环-3dB带宽）。以带宽为界，整个环路的噪声行为分成两个截然不同的区域：

• 带内（远低于环路带宽）：环路增益很高，反馈校正作用非常强。这一段的输出相噪主要由参考时钟、鉴相器/电荷泵、分频器等“环内模块”的噪声乘以N²（分频比平方，注意是相位域）决定。VCO自身的噪声在这里会被环路深度抑制，几乎贡献不了多少。
• 带外（远高于环路带宽）：环路增益趋近于零，反馈基本失效。这一段的输出相噪主要就是VCO自由振荡相噪的“原样输出”。而参考时钟、电荷泵等模块的噪声，会被环路滤波器的低通特性滤掉，基本不影响带外。

换句话说就是：带内噪声看“参考路径”，带外噪声看“VCO自己”。

还有一个容易被忽视的折中：分频比N越大，参考路径噪声折算到输出端时会被放大得越狠（20logN），同时电荷泵噪声、鉴相器噪声同理。所以同样的PLL芯片，输出频率越高（N越大），带内相噪越差。这不是芯片不行，是噪声传递的数学本质决定的。

环路带宽的选择，本质上是在“带内用反馈压制VCO噪声”和“带外用环路滤波压制参考路径噪声”之间取一个平衡。带宽太窄，VCO噪声压不住；带宽太宽，参考路径噪声滤不干净，还容易引入稳定性问题。实践经验上，电荷泵PLL的环路带宽通常取鉴相频率的1/20到1/10，同时要保证相位裕度在45°到60°之间。

1.3 一张表看懂各模块噪声的传递函数特性

我把PLL各噪声源的传递特性整理成一个速查表，后面所有分析都围绕这张表展开。工程上我遇到太多人把这张表搞混，比如以为环路滤波器能滤掉VCO带内噪声，或者以为参考时钟只影响带外，全都理解反了。

PLL主要噪声源及其传递特性

这张表的意思很明确：在带内，VCO噪声是被“高通抑制”的，反而参考路径噪声被“低通放大”（乘以N）了；在带外，VCO噪声挣脱束缚直接输出，参考路径噪声则被滤除。所以你看相噪曲线，带内平坦段水平高不高，去查参考源和电荷泵；带外翘起来的部分，去查VCO本体。

2. 参考时钟路径：带内噪声的第一大来源

2.1 参考时钟噪声是怎么“漏”进输出的

很多人以为参考时钟只是一个“时间基准”，只要频率对、上升沿陡就够了，相噪无所谓。如果从PLL输出端往回看，你就知道这个想法有多危险了。

参考时钟（比如TCXO、OCXO，或者从FPGA出来的恢复时钟）的相位噪声，在PLL环路内走的是低通传递路径。环路带宽以内，参考时钟的相噪几乎按0dB增益直接传向输出（严格说还叠加了倍频效应），并且经过分频比N之后，在输出端还要放大20logN倍。

什么意思呢？如果你的PLL输出5.8GHz，参考时钟100MHz，N=58，那么参考时钟的相噪在带内会被放大约35dB。也就是说，一颗带内相噪-140dBc/Hz@10kHz的参考源，经过这个PLL之后，输出端带内相噪顶多也就是-105dBc/Hz@10kHz，还被电荷泵噪声再拖累一点。

这就是为什么所有高性能PLL设计的第一条军规是：参考时钟的相噪必须比目标带内相噪至少好10dB（考虑到N²的放大和余量）。否则你再怎么优化电荷泵、滤波器、VCO都是白搭。

2.2 参考路径上的实际工程优化措施

我在实际项目中通常按下面的优先级来保证参考时钟路径的噪声贡献不成为瓶颈：

• 选择低相噪参考源：TCXO的相噪一般在-140dBc/Hz@1kHz级别，OCXO可以到-160dBc/Hz@1kHz甚至更好。如果系统里有FPGA恢复时钟，先看一眼它的抖动和相噪再决定要不要直接用。实测下来，很多“PLL输出相噪差”的案子，根源就是参考时钟被系统里其他数字噪声污染了。
• 做好参考时钟的净化和缓冲：参考时钟走线要短，最好有包地保护。时钟缓冲器（如NB3N551、CDCLVC1108）本身的附加抖动要低，不能用普通逻辑门凑合。电源用单独的LDO，避免和其他数字电源共用。
• 检查参考时钟的上升沿质量：鉴相器对参考时钟的上升沿抖动敏感。如果参考时钟沿很缓、振铃严重，会等效成额外的相位噪声注入。示波器上看一下上升时间，超过5ns的信号对100MHz PLL来说已经算很差了。

还有一个常被忽视的点：参考时钟上的杂散（Spur）会被原样搬到输出端的偏移频率处。比如某开关电源的开关频率串到参考时钟上，你会在PLL输出谱上看到对应的杂散。这种杂散靠环路是滤不掉的，只能从源头掐断。

2.3 CPRI协议里的主从参考时钟频差要求

讲到参考时钟，就不得不提一个在通信基站里很常见的场景——CPRI协议。CPRI（Common Public Radio Interface，通用公共无线接口）规定了RRU和BBU之间的数据传输协议，它对参考时钟的同步要求非常严格。

CPRI协议要求主模式和从模式的参考时钟最大频差不能超过0.002ppm（即2ppb）。这个数字意味着什么？如果你的参考时钟是100MHz，那么主从之间的频率偏差不能超过100MHz × 2e-9 = 0.2Hz。

这是一个极其苛刻的要求。它直接决定了你在CPRI系统里不能用普通的TCXO（约1ppm级别），必须用温补精度更好的OCXO或者GPS驯服时钟，并且需要通过锁相环系统把主从时钟的频差压到这个级别以下。

这里面PLL的角色通常是：从模式接收主模式的参考时钟，通过环路进行频率同步和相位对齐。PLL的环路带宽需要做得很窄，滤除参考时钟上的抖动和噪声，从而实现高精度的频率跟踪。这种情况下，PLL带内噪声的优化目标不再是单纯的“低相噪”，而是“低频偏下的极低相位误差”。

我在调试CPRI链路时，遇到过从模式PLL锁定后频繁失锁、误码率居高不下的情况。最后抓到的原因就是主从参考时钟频差超标——PLL的环路带宽太宽，没能有效滤除参考输入的频率抖动，相位误差累积到超过CPRI协议容限，直接导致帧失步。把环路带宽从100kHz降到10kHz左右，问题立竿见影。

2.4 参考时钟优化的避坑清单

• 不要只看参考时钟的频率精度，相噪和杂散同样致命。
• 参考时钟的电源要独立、干净，LDO比DC-DC适合给参考源供电。
• 时钟缓冲器的附加抖动，一定要查数据手册，普通逻辑门缓冲的附加抖动可能在皮秒级，直接把参考源的优势吃掉。
• 如果PLL芯片有参考时钟倍频功能（比如参考频率通过内部倍频提高鉴相频率），确认倍频后的相噪是否还能接受。

3. 鉴相器与电荷泵：带内地板的最大贡献者

3.1 电荷泵噪声的传递特性与“为什么带内地板它说了算”

电荷泵/鉴相器（PFD+CP）是PLL带内噪声的第二大来源，很多时候甚至超过参考时钟的贡献。它的噪声传递同样走低通路径，带内放大20logN，带外被滤除。

关键区别在于，电荷泵噪声与参考时钟噪声在频谱形状上有明显不同。参考时钟噪声通常随偏移频率增大而滚降（接近1/f²或1/f³），而电荷泵噪声很多表现为白噪声平底，混合一定的1/f噪声。所以当你看PLL输出相噪曲线时，带内那个平坦的“地板”，十有八九是电荷泵的白噪声决定的。

电荷泵噪声的来源主要是：PFD的复位脉冲触发时MOS开关管的沟道热噪声、电流源/沉电流源的闪烁噪声、以及与死区消除相关的时序抖动。

以电荷泵为例，其带内噪声贡献可以用下面的直觉理解：电荷泵在每次鉴相周期内输出的电荷量波动，等效成相位上的随机扰动，扰动经过环路积分后被VCO调频，最终在输出端形成相位噪声。电荷泵电流越大，每个周期的相对电荷误差越小，噪声贡献越低。这也是为什么高性能PLL芯片会提供可配置的电荷泵电流（比如从0.5mA到5mA），其目的是让你在噪声和功耗之间取平衡。

3.2 提高电荷泵电流是带内相噪优化的第一板斧

实操中最直接的带内相噪优化手段就是：在环路稳定的前提下，尽量增大电荷泵电流。

简单算一下：其他条件不变，电荷泵电流从1mA提高到2mA，带内相噪理论上可以改善6dB。代价是环路增益变了，需要同步调整环路滤波器来维持目标带宽和相位裕度。

我调试过一颗集成VCO的PLL芯片，数据手册给了三个电荷泵电流档位。默认1.6mA时，输出5.8GHz，带内相噪约-103dBc/Hz@10kHz；调到4.8mA后，带内地板直接干到-108dBc/Hz@10kHz，改善5dB。整个过程中唯一的操作就是改寄存器值和重算环路滤波器。

但是，电荷泵电流不能无限加大。电流太大，电荷泵开关动作会在环路滤波器上产生更大的纹波，导致参考杂散恶化；同时大电流意味着更大的开关管尺寸，寄生电容变大，反而可能引入额外的噪声。工程上一般把电荷泵电流设置在数据手册推荐值的中间偏上，然后结合实测迭代。

3.3 PFD死区与盲区问题

PFD有一个很经典的坑：死区（Dead Zone）。当参考时钟和反馈时钟的相位差非常小的时候，PFD的上下脉冲宽度都太窄，可能不足以打开电荷泵的开关管，导致环路在这个微小相位误差附近失去校正能力。这会在PLL输出上表现为带内相噪地板恶化，以及杂散升高。

死区规避电路的原理是强制在每次鉴相周期内产生一个最小宽度的复位脉冲，确保电荷泵开关管完整开启。但这个最小脉冲本身也会注入电荷，成为噪声和杂散来源。

调试时如果发现PLL带内相噪比理论值差很多，而且怎么调电荷泵电流都没改善，优先怀疑死区规避电路是否正常工作，或者PFD配置是否处于不合理的模式。很多PLL芯片会提供“PFD pulse width”相关的配置项，适当增加脉宽可以有效改善死区问题，但副作用是杂散可能变差。

还有**盲区（Blind Zone）**问题，发生在PFD输入相位差过大（接近一个参考周期）时，PFD无法正确识别谁先谁后，导致环路暂时失去方向信息。这在快速锁定过程中容易触发，一般不直接影响稳态相噪，但会影响锁定时间和失锁行为，排查时要能分辨。

3.4 工程上电荷泵相关噪声的排查技巧

如果带内相噪超标，我一般按下面的顺序排查：

• 第一步：测量PLL输出相噪曲线，确认带内地板的水平。如果地板平坦且宽，重点怀疑电荷泵。
• 第二步：尝试增大电荷泵电流，看地板是否同步下移。如果明显下移，说明电荷泵噪声主导；如果几乎不动，那参考时钟或PFD配置可能才是主因。
• 第三步：用示波器看参考时钟上升沿，排除参考时钟本身问题。
• 第四步：检查电源噪声，特别是电荷泵电源引脚上的高频噪声。

一个常见的误区是：带内相噪差就一味地加大参考时钟功率或提高参考幅度。实际上PFD对参考信号的处理是边沿触发，只要沿够快、幅度在合理范围内，更大功率并不会改善相噪，反而可能因为过驱引入额外抖动。

4. 环路滤波器：被忽视的过渡带噪声源

4.1 环路滤波器里的电阻热噪声

说起PLL噪声，百分之八十的人首先想到VCO和参考源，但很少有人会主动检查环路滤波器里的电阻热噪声。实际上，在带内到带外的过渡带附近，环路滤波器电阻的热噪声可能成为主导项。

环路滤波器的电阻（比如二阶低通滤波器的串联电阻R1，或者有源滤波器里的反馈电阻）会产生4kTR热噪声，这个噪声直接注入到VCO的调谐电压线上，对VCO进行调频调制，从而在输出端形成相位噪声。它的传递特性不是纯低通也不是纯高通，而是与滤波器的阻抗函数相关，在过渡带附近往往有一个峰值。

我调过的某颗PLL芯片，把环路滤波器从二阶改成三阶之后，过渡带相噪峰降低了约6dB。原因很简单，三阶滤波器里的额外电容给电阻噪声提供了交流旁路，减少了进入VCO调谐端的噪声电压。

4.2 滤波器的阶数与元件取值原则

环路滤波器的设计目标有三个：设定环路带宽、保证相位裕度、抑制杂散和噪声。

阶数选择上，二阶是入门，三阶是工程主力，四阶是在极苛刻杂散要求下才用。阶数越高，高频衰减越陡，抑制参考杂散的能力越强，但代价是相位裕度损失更大、设计更复杂、元件更多导致PCB寄生更难控制。

我自己常用的套路是：

• 确定环路带宽和相位裕度（45°到60°）。
• 根据电荷泵电流、VCO的KVCO、分频比，计算环路滤波器零极点位置。
• 用三阶无源滤波器，结构为：串联R1和C1到地（零点+积分极点），再在VCO调谐端并一个C2（高频极点），加一个R3和C3（额外极点）用于抑制杂散。
• 元件值用PLL芯片厂商提供的仿真工具（如ADI的ADIsimPLL、TI的PLLatinum Sim）计算初值，再手工微调。

有一个很容易踩的坑：C1（积分电容）不能太小，否则VCO调谐线上的电压纹波会变大，参考杂散飙升。C1一般至少取几百pF，具体取决于电荷泵电流和鉴相频率。而C2的大小决定高频极点的位置，直接影响过渡带噪声和杂散抑制，不能随意省掉。

4.3 无源滤波器的噪声优化细节

无源环路滤波器对带内相噪的贡献通常较小，但它有一个隐性问题：VCO调谐端的输入阻抗不是纯容性的。VCO的变容管有漏电流，某些VCO的调谐端口等效电阻可能低到几百千欧，这会和滤波器的电阻分压，降低实际控制电压，影响锁定精度。

另外，高频时VCO调谐端口的寄生电容会和滤波器C2形成谐振，可能把某些频段的噪声放大。解决办法是在PCB布局时让C2尽可能靠近VCO调谐引脚，减少走线电感。同时，VCO调谐线上的走线要远离数字信号线，尤其是分频器输出、参考时钟输出这些有快速翻转的信号线，避免串扰进调谐电压。

还有一个细节：环路滤波器元件要用NP0/C0G或薄膜电容，不要用X7R等温度特性差的陶瓷电容。X7R电容的容值随电压变化的非线性很严重（DC Bias效应），会导致KVCO变化、环路参数漂移，甚至在高温下出现相位裕度不足的问题。我见过一个批量生产的板卡，同一套环路参数，夏天锁定正常，冬天就偶发失锁，最后查出来就是滤波电容温度特性太差导致相位裕度漂移过大。

5. 分频器与Σ-Δ调制器：带内噪声的隐形推手

5.1 分频器噪声的传递与累积效应

分频器的作用是把VCO的高频信号分频到与参考频率同频，它的输出同时作为反馈信号送入PFD。分频器本身的噪声（分频链上触发器引入的时序抖动）会以与参考时钟噪声类似的路径传递到输出端，即带内低通放大20logN。

但分频器噪声有一个特殊之处：它位于反馈路径上，它的噪声在输出端被放大的倍数是20logN，而不是衰减。这是因为分频器噪声相当于在反馈信号上叠加了一个相位误差，环路为了补偿这个“假误差”，反而会把VCO推向错误的方向，最终在输出端表现出噪声放大。

所以分频器链的设计在低噪声PLL中不可马虎。多年前我接手的某个项目，PLL输出端带内相噪比理论预算差了8dB，怎么调都补不回来。最后逐个模块排查，发现是反馈分频器用的是FPGA内部逻辑实现的，分频链的时序抖动太大，等效注入相位噪声远高于PLL芯片内置分频器。换成芯片内置可编程分频器后，带内相噪立刻回到预算范围内。

5.2 小数分频的Σ-Δ调制噪声整形

整数分频器输出频率只能锁定在参考频率的整数倍上，分辨率受限。为了获得更细的频率步进，现代PLL普遍采用小数分频，即分频比可以在整数和小数之间快速切换。但分频比的快速切换会在相位检测上引入量化误差，等效为很大的相位噪声。

解决办法是用Σ-Δ调制器（Sigma-Delta Modulator）来对分频比进行噪声整形。Σ-Δ调制器把量化噪声推到高频，然后由环路的低通特性滤除。阶数越高，噪声整形效果越好（带内噪声越低），但高频噪声越大，对环路滤波器的抑制能力要求也越高。

实测中，Σ-Δ调制器是小数分频PLL带内噪声不能做到像整数分频那么低的根本原因。如果你在做极低相噪的LO源，优先考虑整数分频或尽量减小小数部分的比例。如果必须用小数分频，选择高性能的MASH结构Σ-Δ调制器，并把环路带宽设置在Σ-Δ噪声整形拐点以内。

还有一个工程细节：Σ-Δ调制器会产生小数杂散（Fractional Spurs）。这些杂散通常出现在偏离载波频率等于小数频率步进（分数部分频率）的位置。抑制方法包括：使用抖动（Dithering）技术打散量化噪声、优化Σ-Δ调制器的初始种子、以及调整环路滤波器的带外抑制特性。但抖动会略微恶化带内噪声，需要权衡。

5.3 分频器噪声优化的四个实用手段

• 优先使用PLL芯片内置低噪声分频器，避免在外部分频器链中引入过多触发器抖动。
• 如果必须外部分频，分频器供电要干净，器件选型优先选ECL/CML类高速低抖动分频器，而不是CMOS逻辑实现的。
• 分频比N尽量小。同样的输出频率，参考频率越高N越小，带内噪声越好。所以如果系统允许，把参考频率尽量提高（比如从10MHz提到100MHz）是性价比极高的优化手段。
• 小数分频时，评估Σ-Δ调制器阶数和抖动配置对相噪的实际影响。有的芯片提供不同Σ-Δ配置，实测对比后再定。

6. VCO噪声：带外曲线的真正主角

6.1 VCO相位噪声的两大来源：热噪声与闪烁噪声

VCO相噪的经典模型是Leeson公式，它把VCO相噪分成两部分：由谐振腔电阻热噪声贡献的白噪声区（1/f²区）和由器件闪烁噪声上变频贡献的1/f³区。

从使用者角度看，VCO相噪最关键的两个参数是：

• 谐振腔Q值：Q值越高，谐振阻抗相对电阻噪声的比例越高，近载波相噪越好。
• KVCO（调谐灵敏度）：KVCO越大，同样的调谐电压噪声引起的频率偏移越大，相噪越差。

这两者往往是矛盾的。设计宽调谐范围VCO时需要加宽变容管的调谐范围，这会降低有效Q值并增大KVCO，导致相噪恶化。这也是为什么定制窄带VCO的相噪通常优于宽带VCO。

工程上选择VCO的原则是：调谐范围只要覆盖系统要求即可，不要贪宽。比如系统需要5.6GHz到6.0GHz，那就选一个覆盖5.4GHz到6.2GHz的VCO，而不要选覆盖4.5GHz到7.5GHz的宽带VCO。后者虽然设计省事，但近载波相噪可能差10dB以上。

6.2 Ring VCO与LC VCO：两种典型VCO的噪声差异

做PLL芯片设计的都清楚，片内VCO主要分两大类：

• Ring VCO（环形振荡器）：由奇数级反相器首尾相接构成，优点是面积小、调谐范围宽、启动快、易于集成在CMOS工艺中。缺点是相位噪声很差。因为环形振荡器没有高Q谐振腔，它的噪声主要受限于反相器延迟单元的上升沿/下降沿抖动，相位噪声典型值在-100dBc/Hz@1MHz级别（5GHz频段），远差于LC VCO。
• LC VCO（电感电容振荡器）：用片上电感+变容管构成谐振腔，Q值虽然不如外部介质谐振器，但远高于环形振荡器。LC VCO的相噪可以做到-110dBc/Hz@1MHz甚至更好（同频段）。代价是面积大、调谐范围窄（一般10%-20%），需要调谐电感和变容管阵列来拓展覆盖范围。

选型时的判断标准很简单：如果系统对带外相噪有硬指标，必须用LC VCO，最好不要指望Ring VCO靠环路抑制去“救”带外噪声。环路带宽以内的噪声还能被反馈压制，带宽以外Ring VCO的恶劣相噪会原样暴露在频谱上。现在很多集成PLL芯片（比如ADF5355）用的是LC VCO，而一些低成本集成SoC里为了省面积用Ring VCO，输出相噪差是有原因的。

6.3 VCO电源抑制与调谐端去耦

VCO对电源噪声的敏感度极高。电源线上的随机波动会直接调制振荡频率，表现为输出相噪恶化，尤其在带外。LC VCO的电源抑制比（PSRR）本来就有限，再叠加不干净的电源，相噪会雪上加霜。

VCO的电源处理有几个要点：

• 独立的低噪声LDO供电：不要和数字电路共用开关电源。LDO的PSRR在100kHz以内通常足够好，但超过1MHz后PSRR会滚降，这时候要靠高频去耦电容来补。
• 多级去耦电容：在VCO电源引脚放0.1µF + 1nF + 100pF三颗电容，分别对应中频、高频、甚高频去耦。布局时这些电容要尽可能靠近电源引脚，走线要短直。
• 注意地弹：VCO的地和电荷泵的地要分开走，在单点汇合，防止电荷泵开关噪声通过地回路耦合进VCO。

调谐端（VTUNE）的去耦同样重要。VTUNE是VCO的“方向盘”，任何叠加在VTUNE上的噪声都会直接调制频率。环路滤波器的最后一个电容C2必须靠近VTUNE引脚，同时VTUNE走线要远离数字信号线。如果PCB空间允许，可以在VTUNE上对地加一个小电容（几pF级别），但要注意不能太大，否则会移动环路极点和相位裕度。

6.4 VCO噪声优化的实操清单

• 如果用的是外置VCO，选型时关注：相噪指标（@10kHz和@100kHz）、调谐灵敏度KVCO、调谐范围、电源敏感度。
• 如果用的是片内VCO，优先选LC结构，Ring VCO只在面积和成本压力极大时妥协。
• VCO供电加LDO+多级去耦，调谐端走线短且隔离，C2靠近引脚。
• VCO周围不要铺大块地铜，会导致寄生效应对谐振频率产生偏移。用隔离环或挖空处理。
• 不要用过于宽带的VCO，调谐范围“够用就行”。

7. 整体噪声优化：从预算到调优的实战路径

7.1 如何做一份可落地的噪声预算表

在做任何PLL噪声优化之前，先花半小时把噪声预算表做出来。这个习惯能帮你提前发现噪声瓶颈在哪，避免“头痛医头脚痛医脚”。

噪声预算表的做法：

1. 确定目标输出频率和分频比N。
2. 确定参考时钟的相噪曲线（从数据手册或实测获得）。
3. 确定PLL芯片电荷泵的带内噪声系数（FMOD，figure of merit，很多数据手册会给）。
4. 确定VCO的自由振荡相噪曲线。
5. 选择一个目标环路带宽。
6. 把每个噪声源的贡献按传递函数折算到输出端，画在同一张图上（可以用Excel或Python）。
7. 比较合成曲线和目标曲线，找出差距最大的频段，那就是优化的主攻方向。

实际做下来你会发现，绝大多数情况要么是带内地板标高（参考/电荷泵主导），要么是带外翘尾（VCO主导），要么是过渡带凸起（环路滤波器主导）。哪个凸起就按哪个方向去优化。

7.2 ADI AD9361的PLL初始化与锁定问题排查

AD9361是一个应用非常广的射频收发信机，片内包含完整的LO生成链路（PLL+VCO）。很多人在AD9361初始化时遇到过一个问题：初始化时CP OVRG HIGH被置为，同时RX PLL没有锁定。

这个问题的本质是：PLL的电荷泵（CP）检测到过载（Overrange），说明VCO的调谐电压超出了电荷泵能正常工作的范围。可能的原因包括：

• VCO调谐电压被拉到电源或地附近，超出了电荷泵的输出范围。
• PLL的环路滤波器参数与目标频率不匹配，导致环路无法收敛到正确的调谐电压。
• VCO的粗调谐（band selection）没有选对频带，导致细调电容的调谐范围不够。
• 参考时钟信号无效或频率严重偏离预期，PLL无法正常锁定。

排查方法我分享一下自己的经验：

• 先把参考时钟频率用频率计确认，确保参考信号确实存在且频率正确。
• 读AD9361的PLL锁定状态寄存器，确认是RX PLL还是TX PLL的问题。
• 检查CP OVRG标志的含义，它是高表示电荷泵电压过压，低电平表示欠压。根据标志方向判断VCO是偏到高压还是低压侧。
• 尝试扩大VCO频带搜索范围，或者手动指定VCO频带后再锁定。
• 如果问题依旧，检查外部环路滤波器元件是否与配置软件里的参数一致。AD9361的PLL环路滤波器常用外部元件，焊错一颗电容就会导致锁定失败。

我遇到过一个很具体的案例：某板卡AD9361配置成2.4GHz LO输出，初始化时RX PLL偶尔失锁，CP OVRG HIGH偶尔置位。抓了几次寄存器值发现，VCO频带搜索总是锁定在错误的频带上。最后定位是参考时钟的上升沿太缓，导致PFD在搜索阶段出现相位误判。换了一个时钟缓冲器之后问题消失。

7.3 降低参考杂散的综合手段

参考杂散（Reference Spur）是PLL输出谱上出现在偏离载波频率等于鉴相频率整数倍位置的毛刺。它的危害在于可能会干扰邻近信道信号，尤其在频分双工系统里会直接拉低接收灵敏度。

杂散的来源主要是电荷泵的漏电、PFD死区规避脉冲的残余电荷、以及VCO调谐电压上的周期性纹波。环路滤波器对杂散有抑制作用，但抑制能力有限。

实操抑制杂散的手段：

• 增大环路滤波器对参考频率的抑制：增加滤波器阶数或把高频极点设得更低，但这会影响相位裕度。
• 优化电荷泵配置：确保上下电流匹配，减少死区规避脉冲宽度。
• 注意PCB布局：参考时钟走线不要和VCO调谐线平行；电荷泵输出和滤波器布线要尽量短。
• 电源净化：参考杂散有时其实是电源纹波调制出来的，VCO电源上的开关噪声在鉴相频率处的分量会表现为杂散。
• 调整鉴相频率：如果杂散出现在某个特定偏移处影响系统指标，可以考虑调整鉴相频率把它移到不敏感的位置。但这会改变N和环路参数，需要重新优化。

7.4 小技巧：把“接地”当作噪声优化的起点

说了这么多电路层面的噪声优化，最后忍不住要强调一个最基础也最容易被忽略的东西：地平面。

PLL电路的噪声优化，如果地没处理好，前面所有手段都白费。我的经验是：

• PLL芯片下方要有连续的完整地平面，不要在下面开槽。
• VCO和环路滤波器区域的地要干净，不要让数字信号回流穿过模拟地。
• 时钟、数据、控制信号走线不要跨越隔离槽（参考地回流路径不完整会产生共模噪声）。
• 如果PCB是多层板，PLL芯片正下方的地层优先保证完整，其次才是走线空间。

很多“怎么调都调不好”的相噪问题，仔细查一下布局，都是地平面裂了、走线跨分割、地弹串扰这类基础问题。把这些基础补齐，再回头调电荷泵电流和环路参数，往往效果立竿见影。

8. 调试心得：从频谱仪到参数迭代的完整闭环

8.1 频谱仪上读相噪的实用技巧

调试PLL相噪，频谱仪是最常用的工具。但频谱仪设置不对，读数会骗人。

几点实用经验：

• RBW选择：相噪测量时RBW宜小不宜大，一般用1kHz或更小。RBW太大会把相位噪声和频谱泄漏混在一起，读数偏大。
• Span选择：做相噪曲线扫描时，Span不要太大，否则动态范围不够，近载波细节看不清。分段测量：比如1kHz到100kHz用窄Span，100kHz到10MHz用宽Span。
• 检波方式：用RMS检波或Sample检波，不要用Peak检波，否则测到的噪声偏高。
• 使用相位噪声测试功能：如果频谱仪带相噪测量选件（如Keysight的PNT功能），直接用它，比手动算dBm转dBc/Hz省事得多。
• 注意参考电平：参考电平太低会压缩噪声，太高会损失动态范围。让载波幅度处于屏幕中部偏上的位置比较合适。

除了相噪，还要关注杂散。频谱仪Span开到鉴相频率附近，看每一根杂散的绝对电平和偏移频率。把杂散频率和系统内的时钟频率对照，能快速判断杂散来源于哪个模块（CPU时钟？以太网时钟？DC-DC开关频率？）。

8.2 一套高效的PLL相噪调优流程

我总结了一套相对高效的调试流程，基本能覆盖从相噪超标到找到根因的完整路径：

1. 先做基础噪声预算，预估带内和带外的理论水平。
2. 用频谱仪实测相噪曲线，把实测和预算对比，找出差异最大的频段。
3. 如果带内超标：先看参考时钟（示波器看波形、用频标测相噪），再看电荷泵电流档位，最后看电源噪声。
4. 如果带外超标：优先换VCO或者检查VCO电源；确认环路带宽是否正确。
5. 如果过渡带凸起：检查环路滤波器元件值和相位裕度。
6. 如果杂散突出：对照杂散频率查来源模块，优化电源和布局。
7. 每次只改一个变量，记录前后相噪曲线的变化，不要同时动好几个参数。

这套流程看起来朴素，但真的能省很多时间。我之前有个同事喜欢同时改电荷泵电流、环路滤波器和VCO，结果噪声变得面目全非之后根本不知道是谁起了作用，最后还是回到单变量迭代的老路上。

8.3 关于“相噪好”的另一种标准：抖动与EVM

最后想提一个容易被混淆的概念。很多系统（比如QAM调制通信链路）真正关心的是EVM（误差矢量幅度），而EVM和相位噪声的关系是积分关系——它关注的是某个积分带宽内的总抖动。

换句话说，有些场景下“相噪曲线低”不等于“系统性能好”。比如一个带外相噪很差、但带内相噪极好的PLL，可能对于要求低EVM的通信系统来说反而是优选，因为通信系统通常把关注的偏移频率限制在信道带宽内。

所以调试PLL噪声时，先问清楚系统的指标是：带内相噪？带外相噪？积分抖动？还是EVM？不同的指标对应不同的优化策略。很多工程师拿着EVM指标去死磕VCO带外相噪，方向完全反了。EVM劣化时先看带内积分抖动，而不是盯着100kHz以后的相噪尾巴。

这个认知转变，帮我解决过不少“指标明明显示带内相噪很好但EVM就是差”的案子——最后发现是参考时钟上叠加了一个低频扰动，积分抖动被拉高了，带内相噪曲线却看不出明显变化。后来加上低频相噪/抖动的测量，问题立刻现形。