1. 为什么要在Allegro里做SI/PI分析

很多画了几年PCB的工程师都有个习惯：板子拉完线、铺完铜、DRC一过，直接出Gerber发板。至于信号完整性（SI）和电源完整性（PI）——那是"高速板"才需要考虑的事，我这板子跑个几十兆，用不着。

这个想法在五年前可能还站得住脚，但现在不行了。DDR3起步、千兆以太网、USB 3.0、MIPI、PCIe，这些接口早就下放到消费级产品里了。哪怕你画的是个电视盒子或者工业网关，只要板子上有这些总线，SI问题就会找上门。我见过太多案例：板子打回来，功能全通，但跑压力测试就随机死机，或者EMC测试辐射超标，最后查来查去，发现是某根时钟线的回流路径被割裂了，或者电源平面阻抗在某个频段飙高。

Sigrity Aurora就是Cadence给Allegro用户准备的一套"贴身"SI/PI分析工具。它最大的好处是直接跑在Allegro环境里，不需要你把设计导出成其他格式再导入专门的分析软件。你画完的PCB，在Allegro里点几下就能启动Aurora，提取拓扑、跑仿真、看结果，整个流程非常顺。对于中小型团队来说，这比单独买一套Sigrity PowerSI或者Speed2000要划算得多，学习曲线也平缓得多。

这篇文章面向的是有Allegro基础、但没怎么接触过SI/PI仿真的PCB工程师。我会从环境准备讲起，一步步带你走完一个完整的分析流程，包括叠层设置、拓扑提取、仿真配置、结果解读，最后用一个DDR3数据线的实战案例把整个流程串起来。中间会穿插一些我踩过的坑和实操技巧，这些在官方文档里通常不会写。

提示：SI/PI分析不是"跑一次就完事"的流程。它应该贯穿整个设计周期——布局阶段做预分析，布线阶段做关键网络验证，出板前做最终签核。把仿真当成"最后一道检查"是效率最低的做法。

2. 环境准备与工具链配置

2.1 确认你的Allegro版本和License

Sigrity Aurora不是独立安装的软件，它是作为Allegro PCB Editor的一个集成模块存在的。你需要在License里包含Sigrity Aurora或者Sigrity SI/PI的授权选项。打开Allegro后，在菜单栏里找Tools → Sigrity，如果能看到Aurora相关的子菜单，说明授权没问题。

我遇到过有人问"为什么我的Allegro里没有Sigrity菜单"，九成情况是License没配对。另外，Aurora对Allegro版本有要求，17.4及以上支持得比较好，17.2虽然也能用，但部分功能会受限。如果你还在用16.6，建议先升级，否则很多新特性用不了。

2.2 叠层设置：SI/PI分析的地基

在跑任何仿真之前，叠层（Cross-section）必须设置准确。这是整个分析的基础，叠层错了，后面所有结果都是废的。

打开Setup → Cross-section，你需要确认以下几项：

• 每层的厚度：包括铜厚和介质厚。铜厚通常用oz表示，1oz约等于1.37mil或35μm。介质厚要按板厂提供的实际压合厚度填，不要用"典型值"糊弄。
• 介电常数（Dk）和损耗因子（Df）：这两个参数直接决定信号的传播速度和衰减。FR-4的Dk通常在4.2到4.6之间，Df在0.015到0.025之间。但注意，不同板厂、不同型号的FR-4，Dk和Df差异很大。高速设计建议直接找板厂要他们常用材料的参数表。
• 铜箔粗糙度：这个参数在低频时影响不大，但到了GHz级别，粗糙度会显著增加导体损耗。Aurora里可以设置铜箔的表面粗糙度模型，如果你做的是10Gbps以上的信号，这个必须填。

注意：叠层设置里有一个容易忽略的坑——阻焊层（Solder Mask）的Dk。很多人在仿真时不考虑阻焊，但实际上阻焊层的Dk通常在3.5到4.0之间，对表层走线的阻抗有影响。Aurora支持把阻焊层纳入叠层模型，建议开启。

2.3 材料库的导入与自定义

Aurora自带一个材料库，里面有一些常见材料（如FR-4、Rogers 4350B等）的参数。但实际项目中，板厂用的材料往往不在库里。这时候你需要手动添加材料。

操作路径：Sigrity → Setup → Material Library。在这里你可以新建材料，填入Dk、Df、厚度等参数。建议把常用板厂的材料参数整理成一个Excel表，每次新项目直接导入，省得重复填。

我个人的习惯是：在项目启动阶段就跟板厂确认好叠层方案和材料型号，拿到参数后第一时间录入Aurora的材料库。这样后面做仿真时直接调用，不用临时找参数。

2.4 网络分类与关键网络标记

一个板子上有几百上千个网络，你不可能每个都跑仿真。先分类，再筛选，这是提高效率的关键。

在Allegro里，你可以用Constraint Manager给网络打标签。比如：

• Class: HighSpeed— 所有需要做SI分析的高速信号
• Class: Power— 电源网络，用于PI分析
• Class: Clock— 时钟信号，通常要求最严格

打标签的好处是，在Aurora里可以按Class批量选择网络，不用一个个点。我通常会把DDR的数据线、地址线、时钟线，以及所有差分对都归入HighSpeed类。

3. 核心概念：SI和PI到底在分析什么

3.1 信号完整性（SI）的核心指标

SI分析的本质是回答一个问题：信号从驱动器出发，经过传输线，到达接收器时，波形还"像不像"原来的样子？

具体来说，我们关注以下几个指标：

• 阻抗匹配：传输线的特征阻抗是否连续？如果走线宽度突变、参考平面切换、过孔stub过长，都会导致阻抗不连续，产生反射。
• 串扰（Crosstalk）：相邻走线之间的电磁耦合。攻击线（Aggressor）上的信号跳变会在受害线（Victim）上感应出噪声。串扰分近端串扰（NEXT）和远端串扰（FEXT），前者通常更大。
• 时序裕量：信号到达接收端的时间是否在允许窗口内？这涉及到飞行时间（Flight Time）、建立时间（Setup）和保持时间（Hold）。
• 眼图质量：把很多个比特周期的波形叠加在一起，形成眼图。眼高和眼宽越大，信号质量越好。

Aurora里做SI分析，通常用Sigrity Aurora SI模块，支持时域仿真（Transient）和频域分析（S参数提取）。

3.2 电源完整性（PI）的核心指标

PI分析关注的是电源分配网络（PDN）的阻抗。理想情况下，电源平面在所有频率上的阻抗都应该是0，但实际上不可能。我们的目标是让PDN阻抗在目标频段内低于某个阈值。

这个阈值怎么算？简单来说：

目标阻抗 = (电源电压 × 允许纹波百分比) / 最大瞬态电流

举个例子：1.2V的电源，允许纹波5%，最大瞬态电流2A，那么目标阻抗 = (1.2 × 0.05) / 2 = 30mΩ。也就是说，在感兴趣的频率范围内（通常从DC到几百MHz），PDN阻抗要低于30mΩ。

PI分析的核心是去耦电容的选型和布局。不同容值的电容在不同的频率点起作用，大电容管低频，小电容管高频。Aurora的PI分析可以帮你看到：在哪些频段阻抗超标，需要加什么容值的电容，加在什么位置。

3.3 Aurora里SI和PI的联动

Aurora的一个优势是SI和PI可以在同一个环境里联动分析。比如，你在做SI仿真时，可以把电源平面的噪声考虑进去——因为电源噪声会影响驱动器的输出电平，进而影响信号质量。这种"SI+PI协同仿真"在传统流程里需要两个软件来回导数据，在Aurora里就是勾选一个选项的事。

4. 实战案例：DDR3数据线的SI分析

4.1 案例背景与目标

假设我们有一块工业控制板，上面有一颗DDR3内存，数据线速率800Mbps（DDR3-1600）。我们的目标是：验证数据线的信号质量是否满足DDR3的时序要求，眼图是否张开。

板子叠层是4层：Top - GND - Power - Bottom。DDR3走线在Top层，参考GND平面。走线长度在800mil到1200mil之间，线宽4mil，间距8mil。

4.2 提取拓扑结构

第一步是从Allegro里把DDR3数据线的拓扑提取出来。在Aurora里，选择SI Analysis → Extract Topology，然后选中你要分析的网络（可以按Class选，也可以手动选）。

Aurora会自动识别驱动器、接收器、传输线段、过孔、电阻等元件，生成一个拓扑图。这个拓扑图是后续仿真的基础。

实操心得：提取拓扑时，一定要检查过孔的模型。Aurora默认会给过孔分配一个简单的LC模型，但如果你的过孔stub很长（比如通孔在厚板上的stub），这个简单模型就不准了。建议手动给关键过孔分配3D电磁场提取的模型，或者至少用Aurora自带的过孔建模工具生成一个更精确的模型。

4.3 配置驱动器与接收器模型

拓扑提取出来后，你需要给驱动器和接收器分配IBIS模型。DDR3的IBIS模型通常可以从芯片厂商的官网下载。

在Aurora里，右键点击驱动器，选择Assign Model，然后加载IBIS文件。加载后，你需要选择具体的Model名（比如"DQ"、"DQS"等），以及对应的Corner（Typical/Minimum/Maximum）。

这里有个关键点：DDR3的IBIS模型通常有多个Corner，对应不同的驱动强度和电压温度条件。做SI分析时，至少要跑Typical和Worst Case两个Corner。Worst Case通常对应最慢的工艺角、最低电压、最高温度，这时候信号边沿最慢，时序裕量最小。

4.4 设置仿真参数

仿真参数主要包括：

• 比特率：800Mbps（对应周期1.25ns）
• 激励模式：PRBS（伪随机比特序列），长度通常选2^7-1或2^15-1
• 仿真时长：至少覆盖几百个比特周期，让眼图有足够的样本
• 采样点：每个比特周期至少采样20个点，保证波形分辨率

在Aurora里，这些参数在Simulation Setup对话框里设置。设置完后，点击Run Simulation，等待仿真完成。

4.5 结果解读：眼图与浴盆曲线

仿真完成后，Aurora会生成眼图和浴盆曲线。

眼图：横轴是时间，纵轴是电压。眼图的"眼睛"张开得越大，信号质量越好。DDR3的眼图模板通常由JEDEC标准定义，Aurora可以叠加模板，直接看眼图是否"套得住"模板。

浴盆曲线：横轴是误码率（BER），纵轴是时间裕量。浴盆曲线告诉你：在某个误码率下（比如1E-12），时间裕量还有多少。如果裕量为负，说明在这个误码率下信号会出错。

我一般会重点关注两个指标：眼高和眼宽。眼高要大于接收器的灵敏度阈值，眼宽要大于接收器的采样窗口。如果眼图闭合，首先要查的是阻抗匹配和串扰。

4.6 常见问题与调优

问题一：眼图闭合，眼高不足。

排查思路：先看阻抗是否连续。在Aurora里可以查看传输线的阻抗曲线，如果某段走线的阻抗偏离目标值（比如DDR3通常目标50Ω单端），就要检查线宽、参考平面是否完整。其次看串扰，把受害线旁边的攻击线关掉，重新跑仿真，如果眼图明显改善，说明串扰是主因。

问题二：时序裕量为负。

这通常是飞行时间不匹配导致的。DDR3的数据线和DQS（数据选通）之间有时序要求，如果数据线太长或太短，导致飞行时间偏差过大，就会吃掉时序裕量。解决方法：在Allegro里调整走线长度，或者用Aurora的Delay Tuning功能自动优化。

问题三：仿真跑得很慢。

Aurora的仿真速度取决于网络数量和仿真时长。如果网络很多，可以分批跑，先跑关键网络。另外，减少不必要的过孔模型精度也能提速——不是所有过孔都需要3D场提取，只有那些stub较长的过孔才需要。

5. PI分析：电源平面的阻抗优化

5.1 提取电源平面模型

PI分析的第一步是提取电源平面模型。在Aurora里，选择PI Analysis → Extract Power Plane，然后选中你要分析的电源网络（比如VDD_DDR）。

Aurora会自动识别电源平面、过孔、去耦电容等元素，生成一个PDN模型。这个模型包括平面的寄生电感、电阻，以及电容的等效串联电感（ESL）和等效串联电阻（ESR）。

5.2 去耦电容的建模

去耦电容的建模是PI分析的关键。每个电容都有容值、ESL、ESR三个参数。Aurora自带一个电容库，但实际项目中用的电容往往不在库里。你需要手动添加，或者从厂商的S参数文件导入。

注意：电容的ESL比容值更重要。一个0402封装的100nF电容，ESL大约在0.5nH到1nH之间。如果布局不好，过孔和走线会额外增加1nH到2nH的电感，这会让电容的高频去耦效果大打折扣。在Aurora里，你可以把电容的安装电感（Mounting Inductance）也纳入模型，这样结果更准。

5.3 阻抗曲线分析

仿真完成后，Aurora会生成PDN阻抗曲线。横轴是频率（对数坐标），纵轴是阻抗（也是对数坐标）。

你需要关注的是：在目标频段内，阻抗是否低于目标阻抗线。目标阻抗线是一条水平线，由前面提到的公式计算得出。

如果阻抗超标，通常有两种解决方法：

1. 增加电容：在阻抗超标的频段，增加对应容值的电容。比如，100MHz附近阻抗高，就加一些小容值电容（如10nF、1nF）。
2. 优化布局：把电容尽量靠近芯片的电源引脚，减少安装电感。在Aurora里可以做"what-if"分析，移动电容位置，看阻抗曲线的变化。

5.4 实战：DDR3电源的PI优化

回到我们的案例。DDR3的VDDQ电源是1.5V，允许纹波3%，最大瞬态电流1.5A。目标阻抗 = (1.5 × 0.03) / 1.5 = 30mΩ。

初始设计里，我们在电源平面附近放了10个100nF电容和2个10μF电容。跑PI仿真后发现，在50MHz到150MHz频段，阻抗超过了30mΩ，最高到了45mΩ。

分析原因：100nF电容的谐振频率大约在20MHz到30MHz（取决于ESL），在50MHz以上，它的阻抗已经呈感性上升。而10μF电容的谐振频率更低，在高频段更不管用。

解决方案：在芯片电源引脚附近增加4个1nF电容和4个10nF电容。1nF电容的谐振频率在100MHz以上，能有效压低高频阻抗。重新跑仿真后，阻抗在50MHz到150MHz频段降到了25mΩ以下，满足要求。

实操心得：电容不是越多越好，关键是容值搭配。大电容管低频，小电容管高频，中间要有过渡。我通常按"10倍容值差"的原则来搭配，比如10μF、1μF、100nF、10nF、1nF各放几个，覆盖从DC到几百MHz的频段。

6. 常见问题速查与避坑指南

6.1 SI/PI分析常见问题速查表

6.2 独家避坑技巧

坑一：IBIS模型选错Corner。很多人做仿真时只跑Typical Corner，觉得"差不多就行"。但实际生产中，芯片的工艺角、电压、温度都在变化，Worst Case下的信号质量可能比Typical差很多。我建议至少跑Typical和Worst Case两个Corner，如果时间允许，把Fast Corner也跑了。

坑二：忽略过孔stub的影响。在厚板上（比如2mm以上），通孔的stub可能长达几十mil。这个stub在低频时影响不大，但在GHz级别会形成谐振，导致信号质量急剧下降。Aurora里可以设置过孔的stub长度，建议按实际板厚和层叠计算，不要用默认值。

坑三：PI分析只看阻抗曲线。阻抗曲线是PI分析的核心，但不是全部。你还需要看电源噪声的时域波形。有时候阻抗曲线达标了，但实际噪声还是超标，这是因为噪声的来源不只是PDN阻抗，还有芯片自身的开关噪声、地弹等。Aurora支持时域PI仿真，建议结合看。

坑四：仿真通过就万事大吉。仿真通过只代表"在这个模型和参数下"没问题。实际板子还有制造公差、材料批次差异、焊接质量等因素。我通常会在仿真结果上留20%到30%的裕量，比如眼高要求100mV，仿真结果至少要有130mV才放心。

坑五：不更新材料库。板厂换材料是常有的事，如果材料库不更新，仿真结果就会偏离实际。建议每次新项目启动时，都跟板厂确认材料参数，更新到Aurora的材料库里。

7. 从仿真到签核：流程整合建议

7.1 把SI/PI分析嵌入设计流程

很多团队把SI/PI分析当成"出板前的最后一道关"，这个流程效率很低。更好的做法是分阶段介入：

• 布局阶段：做预分析，确定关键网络的走线层、参考平面、去耦电容的大致位置。
• 布线阶段：对关键网络做SI仿真，验证阻抗、串扰、时序。
• 出板前：做最终签核，跑完整的SI/PI分析，生成报告。

Aurora支持Design Reuse，你可以把布局阶段的仿真配置保存下来，布线阶段直接调用，不用重新设置。

7.2 报告生成与团队协作

Aurora可以生成HTML或PDF格式的仿真报告，包括眼图、阻抗曲线、时序报告等。建议把报告模板标准化，每次仿真都按统一格式输出，方便团队评审和存档。

提示：报告里要包含仿真条件（叠层、材料、IBIS Corner、激励模式等），否则别人看报告时不知道你是在什么条件下得出的结论。我见过有人只放一张眼图，没写任何条件，这种报告没有参考价值。

7.3 与实测的闭环验证

仿真结果最终要和实测对比。建议在板子打回来后，用示波器测关键信号的波形，和仿真结果对比。如果差异较大，要回头检查仿真模型和参数。

这个闭环很重要——它不仅能验证仿真的准确性，还能帮你积累经验。比如，你发现某类走线的仿真眼图比实测好很多，那可能是仿真时忽略了某个损耗因素，下次就要注意。

我个人在实际操作中的体会是：SI/PI分析的价值不在于"跑出漂亮的结果"，而在于"提前发现问题"。一块板子打回来，如果因为SI问题要改版，成本至少是几千到几万，还不算时间成本。而花几个小时跑仿真，就能避免这些问题，这笔账怎么算都划算。

最后再分享一个小技巧：Aurora里有一个Batch Mode，可以把多个网络的仿真配置好，一次性跑完。晚上下班前启动，第二天早上看结果，效率很高。尤其是做DDR这种有几十根数据线的总线，一根根跑太浪费时间，Batch Mode能省不少事。