搞硬件的人迟早会和仪表放大器打交道，尤其是做传感器采集、电桥测量、医疗信号处理或者工业控制这类需要把微弱差分信号从强干扰环境里捞出来的场景。三运放仪表放大器算是这类应用里的老牌经典方案，结构不复杂，但真正把它做稳、做出指标，里面全是细节。作为一个被示波器上的噪声折磨过无数个晚上的工程师，我今天就把这套电路从原理到PCB布局完整拆一遍，重点讲那些数据手册上没写、但在实际调试中能让你少掉头发的东西。

三运放仪表放大器最值钱的地方在于它同时解决了三个问题：高输入阻抗、精确的差分增益、以及强大的共模抑制能力。普通运放搭的差分放大器电路虽然也能实现差分放大，但输入阻抗低、电阻匹配要求极苛刻，稍微有点失配共模抑制比（CMRR）就会垮掉。三运放拓扑用一个缓冲输入级把信号源和放大器隔离开，再用后级差分放大器做减法，每一级各司其职，效果完全不一样。不过拓扑只是第一步，真正的坑在后面的电阻网络、电源处理、地和走线布局上。

这篇文章适合正在做精密模拟采集电路、ADC前端调理、应变桥信号放大、或者想搞懂仪表放大器内部原理的人读。我会从拓扑怎么来的、每个管子在这里是干嘛的讲起，一路讲到增益计算、器件选型、保护电路、以及PCB布局里最容易忽略的几个致命细节。只要你按着这个思路走一遍，基本能避开我当年踩过的八成以上的坑。

1. 经典三运放拓扑拆解：每个管子都在干什么

1.1 输入级不是单纯缓冲，而是“带增益的精密前端”

先回忆一下三运放仪表放大器的标准拓扑。第一级由两个运放A1、A2组成，两个同相输入端分别接差分信号的正负端，两个运放的反相输入端之间跨接一个电阻RG，同时各自通过反馈电阻R1、R2连接到输出端。这个结构很多人喜欢把它看成“两个同相放大器”，但这里有个关键点：RG连接的是两个虚地点之间的电阻，它两端的电压就是输入差模电压，因此流过RG的电流决定了第一级两个运放输出的电压差。

假设R1 = R2 = R，那么第一级的差分增益是 1 + 2R/RG。你注意这个公式里的“1”，它是从哪儿来的？其实每个单个运放对地构成的增益都是 1 + R/RG，但两个输出端一个向正方向放大、一个向负方向放大，结果差分输出端的增益就是 1 + 2R/RG。这就是三运放结构与普通差分放大器结构最本质的区别——第一级已经对差分信号提供了预放大，而后级的减法器只负责消除共模、把双端变单端，增益压力被分摊开了。

这个预放大级有巨大的实际价值。因为信号源的共模电压（比如电桥输出的2.5V共模偏置）在这里直接被“看掉”了，它不会被放大，只有差分信号被放大，这就大大降低了对第二级运放共模输入范围的要求。换句话讲，哪怕你的共模电压有5V、10V，只要运放的共模输入范围允许，第一级输出端的信号摆幅就不会把共模部分带进去，后级减法器再把这个干净的差分信号变成对地的单端信号。

1.2 第二级减法器与CMRR的真相

第二级是一个传统差分放大器，由A3和四个电阻构成（R3、R4、R5、R6），通常取R3 = R4 = R5 = R6，这样第二级差分增益就是1。它的任务就是把第一级输出的双端差分信号转换成以基准电压（REF）为参考的单端信号。

很多人以为CMRR主要靠第一级，其实这是个误区。第一级确实能处理输入端的共模信号，但真正决定整个电路在直流和低频段CMRR上限的，恰恰是第二级的四个电阻匹配精度，以及第一级两个运放本身CMRR的一致性。原因很简单：第一级两个运放各自对共模信号的响应不可能完全一致，它们的差值会以差模信号的形式出现在第二级输入端并被放大。而第二级的电阻只要稍微不匹配，减法器就会把输入信号里的共模成分漏到输出端。

有一个工程经验公式可以帮你快速评估：如果四个电阻的失配率为δ（比如0.1%），那么第二级能贡献的CMRR大约只有20log(1/4δ) = 20log(1/0.004) ≈ 48dB。这也就是为什么我强烈建议直接买集成电阻网络或者0.01%精度的贴片电阻排，而不是用四颗独立电阻硬怼。你单独买四颗0.1%的电阻，温度一变化，各电阻温漂系数不一致，CMRR照样掉得没法看。

1.3 增益公式与RG的取值逻辑

整套电路的完整增益表达式是：

G = (1 + 2R/RG) × (R4/R3)

工程上通常先固定R（第一级反馈电阻）和第二级增益为1，然后只通过RG来调整总增益。这个设计逻辑的核心价值是：改变RG只影响第一级差分增益，不影响电路的共模抑制性能，因为CMRR由运放和电阻匹配决定，与增益倍数没有直接关系。这一点非常方便，你可以用同一个PCB板子，通过更换RG，覆盖从1倍到1000倍的增益范围。

但RG也不是随便选个值就行。RG越小，第一级增益越高，但同时流过RG和反馈电阻的电流越大，对运放的输出驱动能力、噪声和带宽都会产生影响。一般我会把RG取值控制在几百欧到几十千欧之间：RG太小，噪声增益上升，精度下降；RG太大，偏置电流在RG上产生的误差电压会变得不可忽略。比如你用了100pA偏置电流的运放，RG取1MΩ，那么光偏置电流就能产生0.1mV的输入失调误差，这在高增益应用里是要命的。

2. 从指标到选型：电阻、运放、电源一个都不能少

2.1 电阻网络精度与温漂：CMRR的命根子

既然前面说了第二级电阻匹配是CMRR的关键，选型的时候就得把它当核心指标对待。我在实际项目里优先选用集成精密电阻网络，比如Vishay、TT Electronics的排阻，或者直接用金属箔电阻（foil resistor），这类器件的好处不只是初始精度高，更重要的是温漂系数一致性好。两颗独立电阻即使初始精度都是0.01%，如果温漂系数分别是±2ppm和±5ppm，温度变化20度之后失配可能扩大到0.006%以上，CMRR还是会被拖死。

第一级的R1、R2同样要重视。这两个电阻的作用是设定第一级增益，它们的精度直接影响增益准确度。不过因为三运放拓扑在第一级采用的是对称结构，R1和R2的匹配度并不会直接影响CMRR（共模信号在这两个电阻上的压降是相同的，会被第二级完全抵消），却会影响增益精度和增益温漂。所以第一级电阻的要求是“绝对精度好、温漂小”，第二级电阻的要求是“匹配精度高、温漂一致”，侧重点不太一样。

如果你预算有限，无法使用集成电阻网络，至少要选同批次、同封装、相邻位置的0.1%精度薄膜电阻。布局时四个电阻严格对称摆放，让它们经历相同温度梯度，这算是“贫穷版”的匹配方案，配合0.1%的初始精度，低频CMRR做到70dB问题不大。

2.2 运放选型：失调电压、偏置电流与带宽的三方博弈

选运放的时候，三个参数最要命：输入失调电压Vos、输入偏置电流Ib、以及增益带宽积GBW。Vos会直接反射到输出端，而且第一级增益越大，失调被放大得越厉害。举个具体例子：第一级增益是100，运放Vos是100μV，那光这一颗运放的失调到第一级输出端就是10mV，第二级1:1传下来就是10mV的输出失调。这不是一个可以忽略的数值，尤其在直流或低频测量场景。

所以选型上我优先看两类运放：一是斩波稳零型精密运放，Vos做到了微伏级别，温漂极低，比如ADA4522系列，非常适合直流精度要求高的场合；二是低偏置电流的FET输入精密运放，比如OPA140，输入偏置电流在pA级别，适合信号源内阻大的场景。但FET输入运放的Vos通常比双极性运放大一些，需要根据你的信号源阻抗去权衡：信号源内阻小、追求直流精度，选双极性低失调运放；信号源内阻大、偏置电流会产生明显误差，选FET输入运放。

带宽方面，仪表放大器通常不需要特别高的GBW，但你仍然要算一下。三运放电路在第一级是噪声增益放大器，带宽约等于GBW除以噪声增益。假如运放GBW是10MHz，第一级增益是100，那么第一级带宽大约只有100kHz，这还没算第二级的限制。如果你要处理几十千赫兹的信号，这带宽就有点吃紧了。实际选型时要同时看GBW、压摆率（SR）和建立的精度要求，别只看GBW一个数。

2.3 电源架构与REF基准引脚：被忽视的半个电路

三运放仪表放大器的输出是以REF引脚的电压为参考的。很多初学者把REF直接接地，结果发现输出范围只剩下正半轴，而且参考地上的噪声全部耦合进输出。正确做法是：REF引脚必须接到稳定的低噪声基准电压上，如果系统里有高精度ADC，REF直接就接ADC的参考电压芯片或基准源的输出。这个连线在PCB走线上要当成敏感模拟信号来对待，绝不能跟数字地、开关电源的地混在一起。

供电方式上，如果是单电源系统（比如5V单电源配合ADC），要注意输出摆幅问题。三运放仪表放大器的输出级是普通运放，它的输出不可能真正到轨到轨的极限，尤其在负载较重或输出接近电源轨时线性度会变差。我在项目里习惯把输出目标范围控制在电源轨以内100mV以上，比如5V供电，输出设计在0.1V到4.9V之间，给线性区留足余量。如果传感器信号本来就包含正负方向的电压变化，应该考虑给负电源，或者用REF引脚把输出电平抬到1/2 Vref附近，而不是强行让放大器输出负电压。

3. 从理论到焊台：原理图设计的几个关键点

3.1 输入保护不是可选项，特别是接传感器时

仪表放大器的输入端经常会直接连接工业现场的长线、电桥、热电偶或生物电极。这些来源很可能有静电放电、过压脉冲、甚至意外的电源短路。三运放拓扑的输入级是同相端直接到运放输入，如果不加保护，一针静电就可能报废。常见做法是在两个输入端之间和输入到地之间加保护二极管阵列，比如BAT54S或专门的低漏电ESD保护器件（如TI的ESD122）。这里要注意低漏电是核心指标，如果保护二极管的漏电流太大，在CMRR和失调上会让你哭。

对于低速信号，可在输入端各串一个1kΩ到10kΩ的限流电阻，跟保护二极管配合，把过压电流限制在安全范围内。但这个电阻会和运放的输入电容、电路寄生电容构成RC低通，会影响高频CMRR和信号带宽，所以取值不能拍脑袋。工程上我会先算一下可接受的信号带宽，反推限流电阻最大值。比如信号带宽10kHz，总输入电容估计20pF，那么R最多不超过800kΩ，实际上为了不让高频CMRR劣化太明显，我通常控制在10kΩ以下。

还有一个容易被忽略的寄生通路：保护二极管的反向漏电和温漂。你在高温环境下测试时会发现输出漂移比预期大得多，排查半天结果发现是保护二极管漏电温度系数作的怪。选型时优先选低漏电、低结电容的PicoSECOND级ESD器件，并在数据手册上确认反向漏电在85°C时不会超过运放偏置电流或者说至少低一个数量级。

3.2 输出驱动与ADC接口：RC滤波器取值不能随便拍

三运放仪表放大器的输出通常直接进ADC采样，这中间建议加一阶或二阶RC低通滤波器。但很多人在这个节点上犯的错是：只考虑滤波效果，不看驱动能力。运放输出能力有限，R取大了、C取大了，ADC采样电容在采样瞬间抽取电荷，RC恢复时间跟不上，采样结果就会偏。

我的一般做法是：R取10Ω到100Ω，C根据噪声带宽需求取几纳法到几十纳法，让截止频率落在信号带宽的2到5倍以上。这个滤波器的主要目的是滤掉带外噪声和ADC的采样反冲，而不是当作主滤波器用。如果你想抑制某个特定频段的干扰（比如50Hz工频），应该在前级加专门的陷波器或多极点有源滤波器，而不是靠这里的一个RC硬扛。

如果是SAR型ADC，建议在ADC输入端加一个高速缓冲器（比如OPA320这类），把仪表放大器和ADC隔开，避免ADC采样网络的反冲能量通过走线耦合回仪表放大器的输出节点，那样会形成微弱的自激和转换误差。这一点在高分辨率ADC（18位以上）的系统里尤其明显，我在调试中遇到过数次，后来干脆形成标准流程：仪表放大器输出 → RC滤波 → 缓冲运放 → ADC输入，一步都不少。

3.3 电源去耦与布局协同：开关电源噪声怎么压下去

仪表放大器的PSRR（电源抑制比）在高频段往往衰减得厉害，如果供电上直接挂着buck、boost这类开关电源，噪声会顺着电源引脚溜进信号通路。我的经验是：仪表放大器和它的REF基准源，最好用独立的LDO供电，或者在开关电源输出后加两级LC/RC滤波再接模拟部。这里的LC滤波要注意阻尼问题，避免L和C谐振在某个频率点放大噪声，通常会在电感上并联一个小电阻做阻尼。

去耦电容的位置比容值更重要。0.1μF的陶瓷电容必须放在距离运放电源引脚小于2mm的位置，走线先到电容再到引脚，绝对不能打孔绕远。为什么？因为高频噪声的抑制依赖的是极低的回路电感，只要引脚到电容之间的走线超过几毫米，等效电感上升，去耦效果就断崖式下跌。10μF的大电容可以放得远一些，但要和0.1μF搭配使用，形成宽频段的低阻抗路径。关于电源噪声与ADC采样的关系，我强烈建议你看看相关的布局要点，核心就是让开关电源的动态电流路径与模拟信号路径在空间上完全隔离，两个回路的共用地阻抗越小越好。

4. PCB布局避坑指南：原理图再完美，这里全白费

4.1 布局思路：先画信号流向，再谈美观

三运放仪表放大器的PCB布局，第一原则就是“信号路径短而直”。从输入端连接器开始，到输入保护器件、输入限流电阻、第一级运放同相输入端、RG电阻、反馈电阻、第二级运放、输出滤波、ADC输入，这一整条链路应该像一条河一样顺流而下。你把每个器件按信号流依次摆开，而不是把所有电阻扎堆放一起，这就是最基础也最有效的布局方法。

输入信号的正负两条路径必须严格对称，包括走线长度、via数量、过孔位置、旁边干扰源的距离。为什么？因为两条路径上的寄生电容和电感只要不对称，共模信号在这两条路径上产生的相移和衰减就不一样，差模转换无可避免，CMRR在高频段直接崩溃。我见过太多人布局时输入正负走线一条长一条短，结果低频CMRR看着不错，频率一上到几十kHz，共模抑制比掉到20dB以下。这不是运放的问题，是布局不对称产生的寄生效应。

RG电阻的位置也值得斟酌。RG是决定增益的核心元件，它的寄生电容会引入极点，寄生电感会引发振铃。我习惯把RG放在两个第一级运放之间的正中间位置，走线长度尽量短，并且不要有从下方穿过的地平面，否则会增加杂散电容。如果用0欧或贴片跳线来换增益，这里也要小心，跳线的寄生参数可能比预期大得多。

4.2 地平面与回流路径：一个完整的地胜过十个技巧

模拟电路布局里最常被问到的就是“要不要分割地平面”。我的观点是：现代精密模拟系统里，绝大多数情况下用完整地平面，再用分区布线去隔离大电流区域和敏感区域，而不是把地平面物理割开。物理分割地平面最大的问题是切断了回流路径，信号回路被迫绕大圈，形成大面积环路天线，EMI和串扰反而更严重。

具体怎么做？把PCB整个布局区域看成三个分区：模拟敏感区（仪表放大器、滤波、基准）、混合区（ADC）、数字/电源区（微控制器、开关电源、接口）。模拟区域的地平面保持完整，数字区域的大电流走线在自己的分区内部流回电源负端，只在电源入口的星型接地点单点汇聚。如果在ADC下方有数字地返回电流穿过模拟区域，那ADC的量化噪声就会直接耦合进模拟地系统，你再怎么滤波都没用。

仪表放大器输入级下面这一小块区域，最好是干净的模拟地，不要让数字走线、时钟走线、电源走线从下面穿越。如果实在避免不了，至少保证它们从信号走线的垂直方向穿过，并且与敏感走线保持安全距离。

4.3 敏感走线处理：保护环、屏蔽与等长

对于高输入阻抗节点（仪表放大器的同相输入端、RG两端），漏电流是个隐形杀手。PCB表面的潮湿、助焊剂残留、相邻走线间的电位差，都会产生微小的漏电流，等效成几兆欧的并联电阻，严重影响输入偏置电流和失调电压。解决方案是加保护环（Guard Ring）：在敏感走线周围围一圈接地或接信号共模电压的走线，让漏电流被保护环吸收掉，而不是流入运放输入端。

具体操作时，保护环走线应该紧贴输入走线四周，宽度尽量宽，电压值取输入端的共模电压。第一级两个同相输入端的保护环直接连接在一起，接信号共模电压。FG（反馈网络）对应的虚地节点也是高阻节点，同样要加保护。保护环在顶层即可，底层对应区域保持完整地平面，不要在这块下面跑别的高频线。

输入正负两根走线尽量等长，这一点在高频应用里更关键。你可以算一下：一根走线比另一根长3mm，等效电感约2nH不到，在低频时无影响，但在10MHz共模干扰下，感抗差异产生的差模电压就可能达到数毫伏，远超你辛苦调试的精度。所以长距离并行时，等长、等距、对称，是漂亮布线的硬指标。

4.4 电源、时钟与ADC接口的边界管理

如果系统的ADC时钟或者微控制器时钟恰好落在仪表放大器的信号频带附近，那问题会比较棘手。时钟走线必须远离模拟输入，最好用地线隔离，或者选择不同层垂直交叉。时钟的谐波能量很强，即使走线距离1cm以上，还是可能通过空间耦合进高阻抗输入节点。我调过一块板子，示波器看不到明显问题，但FFT频谱上在某个特定频率出现小山峰，最后锁定就是微控制器的PWM信号在输入端附近变成了天线。

ADC与仪表放大器的边界也要明确。ADC的数字输出线、转换时钟线、SPI通信线，这些高速数字信号的回流路径如果穿越模拟区，会直接把开关噪声注入模拟地。我的习惯是：ADC数字输出串电阻或加缓冲器，把数字信号的边沿放缓、幅度降低；数字线和模拟线在空间上分隔，或者用地线包裹；ADC下方的地平面开个小窗，避免数字回流通过ADC下方的模拟地。顺便说一句，如果你板上还有buck降压电路，它的储能电感、开关节点必须远离模拟区域，开关节点是电压跳变最大的点，通过寄生电容对周围敏感线造成的干扰会持续不断。最好用电感下方禁布模拟器件区域的办法，确保噪声源头彻底隔离。

5. 调试实录与常见问题排查

5.1 增益不准或输出噪声偏大，先排查这几个地方

当你完成焊接上电，发现输出和理论对不上，千万不要一上来就怀疑芯片，大部分时候问题出在这些地方：第一，RG电阻值有没有焊对。贴片电阻封装小，焊错阻值太常见，尤其是RG是E96系列非标阻值时，很容易把4.99k和4.75k弄混。调试之前先用万用表实测RG阻值，比对着公式算一遍期望增益，这个步骤三分钟能帮你省掉三小时。

第二，REF引脚电压是否稳定。如果REF接到地，而地上有纹波，那么输出直接叠加纹波。用示波器交流耦合测一下REF引脚，干净不干净一目了然。第三，输出偏到某个电源轨方向，大概率是输入共模电压超出运放允许范围。三运放仪表放大的共模输入范围跟运放型号有关，有些低电压运放在单电源下输入共模范围只有电源中间的一小段，超了就饱和。

还有一个高频噪声类问题：输出波形看起来“毛茸茸”，频谱上出现宽带噪声抬升，通常是RG太小导致噪声增益过高。仪表放大器的输出噪声包含两部分：电压噪声按噪声增益放大，电流噪声通过源电阻和RG转换。RG减小10倍，噪声增益可能增大接近10倍，总输出噪声随之增大。如果传感器信号本来就弱，片面上可以换低噪声运放、降低RG取值或者分级增益，先放大后滤波，尽量避免单级高增益。

5.2 测试方法：别让示波器探头毁了你的测量

调试仪表放大器电路时，示波器探头也是一大误差源。普通探头的地夹线很长，等效电感大，接在输出节点上时容易引入振铃，甚至诱发运放自激振荡。正确做法是用短的接地弹簧（tip-to-ground spring）直接连到输出参考地，尽量缩短回路面积。如果自激了，在输出端暂时串联一个100Ω电阻再看波形，可以快速判断是不是探头引入的。

测量CMRR的技巧也分享一个：输入两端先短接在一起，接到一个共模交流信号源（比如10Vpp、50Hz或1kHz），测量输出端是否出现这个信号。理论上差分输入为0，输出应只有极小的残余。如果残余幅度偏大，排查点依次是：第二级电阻匹配度、布局对称度、运放本身的高频CMRR是否劣化。这个测试比单纯用正弦波测增益更能反映出布局和器件匹配的问题。

5.3 常见问题速查表

5.4 仿真验证与实板对照的差距在哪里

如果你习惯先在SPICE里仿真验证，会发现仿真结果跟实板总有差距，这很正常。仿真里不会有PCB寄生参数，不会考虑电源噪声、参考源纹波、电阻温漂、焊盘漏电、电磁干扰。所以在仿真阶段就建议把非理想因素带进去：给运放模型加上Vos和噪声源，给电阻加上容差和温漂，给REF引脚注入纹波源，在输入端加上共模干扰源。这样跑出来的结果跟实板的相关性会高得多。

我在做新设计时还有一种实用手段：先把第一版板做到能用的程度，然后在调试台上逐个测试不同RG阻值、不同RC参数、不同参考电压下的性能曲线，记录成一张数据表。这样做的好处是后续改版时，你能凭实测数据而不是感觉去决策。比如你实测发现某频段的性能在RC取47Ω/10nF时最优，而不是仿真推荐的理论值，这张表就成了你下次改版的“经验金矿”。

调试时还要留意仪表放大器的建立时间。如果你前面加了多级滤波器，整体建立时间会明显上升，这直接影响ADC的采样率上限。一个常见方案是尽量少在信号链上堆RC，改用有源滤波器或软件数字滤波来抑制带外噪声，把模拟部分的带宽让给信号本身。

6. 实操过程记录：从一块原型板到稳定的100倍增益信号链

讲完上面这些，我用一个实际项目来串一遍——给一个应变电桥传感器设计信号调理电路，目标增益100倍，输出接16位SAR ADC，信号带宽约200Hz，供电用5V单电源。

首先是增益分配和RG取值。我选第一级反馈电阻R1 = R2 = 25kΩ，第二级电阻R3 = R4 = R5 = R6 = 25kΩ，第二级增益为1，那么第一级需要100倍增益，计算公式是1 + 2×25k/RG = 100，解出RG≈505Ω。实际选用了510Ω的0.1%精度薄膜电阻，实测增益约99倍，这个误差在后端数字校准里可以处理掉。

运放选型上，我用了低失调的双运放实现A1和A2，再用一颗类似规格的单运放做A3。之所以这样选而不是用集成仪表放大器芯片，是因为项目需要在三个运放之间插入额外的有源滤波和增益微调，DIY拓扑更灵活。运放的Vos约为25μV，折算到100倍增益下输出端等效失调约2.5mV，对于16位ADC参考电压4.096V来说，这个偏置约占总量程的0.06%，是可以接受的。如果你对直流精度要求更高，可以把运放换成斩波稳零型，Vos直接做到1μV级别。

电源方案上，5V先经过一个低噪声LDO，然后分两路：一路直接给运放供电，另一路经过LC滤波后再给REF基准芯片供电。REF输出接一个0.1μF去耦电容后直接连到仪表放大器REF引脚，走线宽0.5mm，周围用地包住。从电气角度看，REF引脚的动态阻抗和噪声，直接决定了输出噪声下限，所以我通常不给REF再加RC滤波，反而是让基准走线越短越好。

PCB布局上，我把仪表放大器整体放在板子的边缘位置，输入端连接器贴着板边，走线没出5mm就进入输入保护二极管阵列，然后进限流电阻和运放。RG电阻放在A1和A2中间，两侧分别用敷铜接地填充，下方不留地平面碎片。第二级减法电阻网络采用四颗0.1%电阻，严格按照正方形四角摆放，保证温度梯度均匀。输出级RC滤波的电容放在ADC输入端附近，电阻与电容的接点走线缩短到3mm以内。

实测下来，输出噪声峰峰值在0.1Hz到1kHz带宽内约为4mV，等效到输入端约40μVPP，这个指标对电桥测量够用了。CMRR测试短接输入后注入2V共模信号，输出残留约0.8mV，等效CMRR约68dB，比期望值略低一点，但还在可接受范围内。整个调试过程里最值得记下来的经验是：最初版本我为了板子美观，让输入正负走线绕了一下，结果高频CMRR在10kHz处掉了将近15dB，后来改成完全对称的短走线并加了保护环，高频段的CMRR才回到正常水平。这说明布局对称性和保护环不是可选的加分项，而是精密仪表放大器设计中的基本盘。

调试中还发现一个有趣现象：用手触摸输入端附近的PCB表面，输出会明显跳动。左手碰A1输入侧，输出正向偏，右手碰A2输入侧，输出反向偏，两只手同时碰反而变化不大。这是因为人体通过皮肤和PCB表面形成了一条高阻漏电路径，破坏了输入对称性。解决办法是除了保护环处理之外，输入端周围的铜皮尽量连接同电位的屏蔽走线，阻隔漏电路径。如果想进一步降低这类影响，可以在PCB表面涂一层高质量的三防漆，效果非常显著。

7. 最后再分享一个压箱底的小技巧

如果你手头没有昂贵的网络分析仪或高精度信号源，又想粗测一下仪表放大器的CMRR指标，可以用一个简单的自检方法：把两个输入端直接相连，然后接到一个音频信号源上，信号源幅度调到2Vpp，频率1kHz，在输出端用万用表交流档测电压。理论上前述电路在输入差分电压为零时，输出应该静悄悄的。如果测到明显的1kHz成分，那先把输入短接线拿掉，再测一次。如果短接线拿掉后该成分消失，说明是输入端不对称引入的问题，重点排查走线和保护环；如果短接后依然有明显成分，那问题多半出在第二级电阻匹配或运放本身的CMRR上。这个方法不精密，但能帮你把问题方向先框定，省去不少排查时间。

三运放仪表放大器这个电路，说起来是教科书里老掉牙的经典结构，真正做好却是一件考验全局观的事情。原理图方案再漂亮，只要PCB布局在关键节点上犯一个错误，所有精心挑选的低噪声器件都会白费。我经常跟团队里的人讲，模拟设计里没有“小细节”，只有一个又一个必须在早期就解决干净的隐患。希望这篇从原理到布局、从选型到调试的完整拆解，能让你少走一些我当年走过的弯路。如果哪天你在调板子时遇到某个奇怪的噪声问题，不妨回头再翻翻这节布局避坑的部分，很多时候你缺的不是一个更好的芯片，而是一块更干净的板子。