如果你正在做服务器电源、AI 加速卡供电、FPGA 内核供电或者汽车主控板大概率会遇到同一个问题单相 BUCK 的电流输出已经撑不住了必须上多相 BUCK。但多相 BUCK 的 PCB 设计绝不是把几个单相 BUCK 简单“并联”放在一起那么简单。它涉及到相间均流、开关节点噪声、地弹、热分布、驱动信号完整性等一系列问题任何一个环节处理不好轻则效率不达标重则烧芯片。这篇文章是 TI 多相 BUCK PCB 设计实战系列的第一篇我会从原理图设计开始讲到布局布线的完整流程。内容不会停留在“原理图怎么画、封装怎么放”这种入门层面而是重点拆解多相 BUCK 在 Layout 阶段真正容易出错、也最影响性能的关键点。这篇文章适合三类读者正在设计多相电源的硬件工程师、从单相电源转向多相电源的 Layout 工程师、以及想搞清楚“为什么我按参考设计做了还是有问题”的调试工程师。1. 这篇文章真正要解决的问题先纠正一个常见的认知误区很多人觉得多相 BUCK 就是把 N 个单相 BUCK 的原理图复制 N 份然后在输出端并在一起PCB 上也是同样的思路复制粘贴就完事。这个想法非常危险。多相 BUCK 之所以叫“多相”核心在于各个相位的开关动作在时间上是错开的也就是所谓的交错并联Interleaved。每相电流纹波在输出端叠加后互相抵消从而降低输出电压纹波、减小输出电容容量、提升瞬态响应速度。但“相位错开”这个动作会带来一个非常实际的 Layout 问题每一个开关节点SW都在以极高的 dv/dt 和 di/dt 切换相位错开后它们之间会形成复杂的噪声耦合路径。我在实际项目中见过这样的情况原理图完全按照 TI 参考设计画的器件选型也没问题但打样回来后轻载时波形正常重载时 SW 节点振铃剧烈甚至导致控制器误触发过流保护。最后定位下来问题出在 PCB 布局上两个相位的高压端电容离得太远形成了过大的功率回路面积导致寄生电感变大开关节点振铃超标。所以这篇文章要解决的问题非常明确如何把一个多相 BUCK 的 PCB 设计做对让原理图上的性能真正落到板子上。具体来说读完你会掌握多相 BUCK 的原理图设计注意事项特别是相位数选择、电感选型、输出电容计算PCB 布局的核心原则功率回路最小化、相位间解耦、地平面完整SW 节点噪声的来源和抑制手段过孔、铺铜、散热设计的具体做法常见的 Layout 失败案例和排查思路从参考设计到量产设计的工程化建议。2. 基础概念与核心原理2.1 多相 BUCK 到底解决了什么问题单相 BUCK 的极限在哪里当输出电流需求超过 30A 时单相 BUCK 会面临几个困境电感纹波电流太大、输出电容需要很大才能压住纹波、MOSFET 的散热密度过高、瞬态响应跟不上负载突变。这时候要么换更大的封装、更强的 MOSFET要么就用多相 BUCK。多相 BUCK 的原理用一句话概括把总输出电流拆成 N 路每路由独立的电感、上下管构成一个“相位”控制器让这 N 路依次导通相位差为 360°/N输出端再合成。以两相 BUCK 为例每一相承担一半的负载电流。因为相位错开两相的纹波在输出端部分抵消总输出纹波电流比单相小很多。这就意味着电感可以用更小的感值和更小的体积输出电容可以选更小容值MOSFET 的热密度降低散热压力减小瞬态响应带宽可以做得更高。2.2 多相 BUCK 的关键性能指标设计多相 BUCK 的 PCB 时你最终要盯住的是这几个参数参数含义Layout 影响输入纹波电流输入电容需要吸收的纹波电流输入电容位置、数量、去耦设计输出纹波电压输出电压的波动幅度输出电容位置、反馈采样点SW 振铃开关节点电压过冲功率回路面积、寄生电感热阻结温到环境的散热路径铺铜面积、过孔数量、散热焊盘这些参数在原理图设计阶段就已经被决定了上限但你最终能在板子上得到多少取决于 Layout 有没有把这些参数“物理实现”出来。2.3 多相 BUCK 与 LDO、单相 DCDC 的本质区别很多初学者搞不清 DCDC 和 LDO 的区别更没法理解多相 BUCK 的必要性。这里用一个简单类比LDO 是“水龙头调小水流”把多余的电压以热量形式消耗掉结构简单、噪声低但效率低适合小电流单相 DCDC 是“用开关不停切换水路的通断”通过开关和电感储能实现高效降压适合中等电流多相 BUCK 是“多个开关轮流工作每路都承担一部分电流”适合大电流、高瞬态响应场景。多相 BUCK 的难点不在原理而在物理实现。因为电流大、开关速度快PCB 上的每一段走线、每一个过孔、每一块铜皮都是实实在在的电阻和电感。原理图上的理想导线在 PCB 上变成了寄生电阻、寄生电感和寄生电容。这就是为什么多相 BUCK 的 PCB 设计比普通 DCDC 严格得多。3. 环境准备与前置条件3.1 工具链选择进行多相 BUCK PCB 设计你需要准备以下工具工具类型推荐选择用途原理图与 PCB 设计Altium Designer、Cadence Allegro、嘉立创 EDA原理图绘制、PCB 布局布线电源仿真TI WEBENCH、SIMPLIS、LTspice原理图验证、环路仿真、波形预估热仿真Ansys Icepak可选、Flotherm可选热分布验证信号完整性仿真Ansys SIwave可选噪声耦合分析如果你是新手建议用嘉立创 EDA 或 Altium Designer 入门教程多、上手快。如果是做服务器或汽车级产品Cadence Allegro 更常见因为它的约束管理器和团队协作功能更强。版本方面本文以通用设计思路为主不限定具体软件版本。不同 EDA 工具的界面和快捷键不同但 Layout 的核心原则是通用的。3.2 设计输入准备在开始画原理图之前先把以下信息整理清楚输入电压范围设计最低输入电压、典型输入电压、最高输入电压输出电压和目标精度输出电压值、纹波要求、负载调整率要求最大负载电流连续工作电流、峰值瞬态电流工作环境温度最高环境温度、允许的温升效率目标满载效率、轻载效率要求PCB 层数限制几层板、叠层结构、板材安规和 EMI 要求是否需要满足某种 EMI 标准、是否有屏蔽要求。这些参数决定了相位数的选择、MOSFET 的选型、电感感值和饱和电流、输出电容的总容值以及最终的 PCB 叠层设计。3.3 多相控制器选型要点TI 的多相 BUCK 控制器产品线很长不同系列面向不同应用。选型时重点关注相位数支持如 TPS53681 支持 6 相TPS53679 支持 8 相LM25147 支持 2 相接口协议PMBus、AVSBus、SMBus 等驱动器集成度控制器是否集成驱动还是需要外置驱动PWM 频率范围开关频率越高电感可以越小但效率下降电流采样方式电感 DCR 采样还是独立 sense 电阻采样。特别要注意的是多相控制器对 PCB Layout 的敏感度很高。控制器内部有电流采样比较器、过流保护比较器、PWM 比较器这些模拟电路对噪声非常敏感。如果采样走线布得不好轻则各相电流不平衡重则保护误触发。3.4 确定叠层方案多相 BUCK 的 PCB 叠层建议从 4 层起步。层数太少很难同时保证主功率回路、控制信号、地平面和散热铺铜的完整性。一个常见的 4 层叠层方案层号用途注意事项L1顶层元件和功率走线放置功率器件、电感、SW 走线L2完整地平面不得分割用于回流和屏蔽L3反馈信号和辅助电源远离功率走线L4底层输出容量和信号放置输出电容、控制信号走线如果项目允许 6 层板效果会更好层号用途L1元件、功率走线L2地平面L3中间信号层L4地平面L5功率走线输入/输出L6底部元件和信号叠层设计的原则很简单**功率回路必须紧贴地平面信号走线不能跨分割。**这个原则在多相 BUCK 上尤其重要因为那么多相位在同时开关噪声源很多地平面的完整性是一切信号质量的基础。4. 核心流程拆解从原理图到 PCB 的完整链路4.1 原理图阶段多相 BUCK 的原理图设计核心是确认三件事功率级器件参数、控制环路参数、保护逻辑配置。4.1.1 功率级器件选型输入电容多相 BUCK 的输入电容需要承受所有相位的输入纹波电流。输入电容的 RMS 电流计算方式对于 N 相 BUCK输入电容 RMS 电流近似为I Cin_rms ≈ I_load / (2 × √N)也就是说相位数越多单相输入电流纹波越小但输入电容的总数量还是要保证足够的 RMS 能力。建议使用多个 22uF/25V 或 47uF/25V 的 X5R/X7R 陶瓷电容并联同时并联若干个 100nF 高频去耦电容。MOSFET 选择多相 BUCK 通常使用分立 MOSFET 或者集成 DrMOS。DrMOS 的好处是驱动逻辑和 MOSFET 封装在一起Layout 面积更小寄生参数更可控。分立 MOSFET 方案灵活性高但 Layout 难度大。选择 MOSFET 时需要评估导通电阻 RDS(on)决定导通损耗栅极电荷 Qg决定驱动损耗反向恢复电荷 Qrr决定体二极管损耗栅极阈值电压 Vgs(th)决定驱动电压设计要求热阻 RthJC决定散热设计难度。电感选择多相 BUCK 的电感感值决定了纹波电流。每相有独立电感电感值按以下准则选择纹波率 ΔI/I 通常取 20%~40%电感饱和电流要高于最大峰值电流电感的 DCR 影响效率选择低 DCR 的电感电感饱和时不能进入硬饱和否则纹波电流会失控。假设单相最大负载电流为 20A选择纹波率 30%开关频率 500kHz输出电压 1.0V输入电压 12V计算电感感值的过程可以参考 TI 的 AN 指南。使用 WEBENCH 可以快速完成计算和仿真。4.1.2 相位交错与时钟同步多相 BUCK 控制器的 PWM 输出通常是多路每路相位差固定。以 TPS53681 这类 6 相控制器为例其 PWM 输出相位差为 60°。原理图设计时需要将 PWM 输出按顺序连接到对应相位的驱动/DrMOS设置好 PWM 频率电阻/电容配置相位添加或移除功能Phase Shedding如果需要外部同步把外部时钟接到 SYN 引脚。4.1.3 反馈采样设计反馈采样是多相 BUCK 原理图中最容易被低估的部分。输出电压反馈必须采样到负载点的真实电压而不是控制器附近经过电感压降后的电压。常见的做法是使用差分采样VOSNS 和 VOSNS- 走差分线到负载远端采样线必须避开 SW 节点和电感正下方在采样走线上加 RC 低通滤波滤除高频噪声。对于电流采样若使用电感 DCR 采样需要在每个电感旁边放置 R-C 采样网络RC 时间常数要匹配电感的 L/DCR 值。如果选择 sense 电阻采样Sense 电阻需要放置在低边 MOSFET 的源极端。4.1.4 保护与监控配置多相 BUCK 的保护功能很丰富原理图阶段需要明确配置过流保护OCP设置阈值通常高于最大负载电流 1.2~1.5 倍过压保护OVP/欠压保护UVP过温保护OTP由 NTC 等温度采样器件实现软启动时间设定PMBus 地址设定如果使用 PMBus 通信。4.2 从原理图到 PCB 的映射原理图完成后进入 PCB 设计阶段。这个过程并不只是“把元器件放到板上”而是一个把电气约束转化为物理约束的过程。每一个原理图中的器件和网络在 PCB 上都需要考虑器件之间的物理距离走线的宽度和长度电流回路的方向和面积器件之间的热耦合关系信号线和功率线之间的噪声隔离。因此在正式开始布线之前应该先做 PCB 布局规划。布局规划做得好布线就顺畅布局规划失败后面所有布线都是在弥补错误。4.3 PCB 布局的核心原则4.3.1 功率回路最小化这是多相 BUCK PCB 布局的第一原则没有之一。以单相 BUCK 为例一个开关周期内存在两个关键回路高边导通回路输入电容 → 高边 MOSFET → 电感 → 输出电容 → 地 → 输入电容低边导通回路电感 → 输出电容 → 低边 MOSFET → 电感。这两个回路在物理上都必须尽量小。回路面积越小寄生电感越小SW 节点振铃越弱EMI 越容易控制。多相 BUCK 既然是多个相位就需要为每一相单独设计最小回路然后再考虑相与相之间的空间排布。4.3.2 相位间的解耦与排布多个相位如何排布常见的有两种思路单侧排布所有相位沿着同一条线排列输入电容位于一侧输出电容位于另一侧。这种布局简单但相位之间距离较远时控制器的驱动走线会变长。两侧排布相位分布在板子两侧输出端在中间汇合。适合 6 相以上的多相设计能更好地利用 PCB 面积缩短各相到输出汇合点的距离。不管采用哪种排布方式有一个原则不能丢**每一相的输入电容必须紧贴该相的高边 MOSFET 和低边 MOSFET形成一个小回路。**不同相之间不要交叉排列否则功率回路会发生交叉干扰增加 EMI 控制的难度。4.3.3 地平面设计多相 BUCK 的地平面不能随意分割。地平面承担着功率回流、信号回流和散热三重任务如果被分割回流电流会被迫绕行产生大环路和噪声。具体建议功率地和控制地可以分区但最终在控制器下方或某个单点汇合地平面上的过孔要尽量多打降低回流路径阻抗反馈信号的地线不能和功率地走同一路径如果板层允许功率器件正下方的地平面不要挖空。4.4 布局输出从参考设计到自己的方案TI 官方参考设计的 Layout 通常是经过仿真和实测验证的。新手设计时最稳妥的方式是完全复刻参考设计的布局思路包括器件位置关系、功率回路的走向、过孔的排布方式。在此基础上再根据自己项目的外形尺寸、层数和材料做微调。千万不要自作聪明地“优化”参考设计比如把输入电容从 MOSFET 旁边移到板边或者为了布线方便把 SW 走线从顶层换到内层。这些改动往往会引入新的问题。5. 完整示例与代码实现多相 BUCK 是硬件设计不是纯软件工程。但它涉及大量计算和参数确认这里我们演示两条最关键的“数据链路”一个是电感选型计算一个是 PCB 电源层过孔容量估算。这两部分可以直接用 Python 脚本加速。另外在实际工程中原理图上的参数很容易被误填。比如感值计算错误导致纹波过大、输入电容 RMS 电流不足导致电容过热。下面给出一个完整的计算脚本可以帮助你在做原理图时就锁定关键参数。5.1 电感选型计算脚本这个脚本以两相 BUCK 为例计算每相电感感值、峰值电流、输出纹波电流等参数。# 文件路径buck_multiphase_calc.py import math def calc_multiphase_buck(Vin, Vout, Iout, freq, ripple_ratio0.3, efficiency0.9, phases2): 多相 BUCK 基本参数计算 Vin: 标称输入电压 (V) Vout: 输出电压 (V) Iout: 总负载电流 (A) freq: 每相开关频率 (Hz) ripple_ratio: 每相电感电流纹波率 efficiency: 预估效率 phases: 相位数 # 每相输出电流 I_phase Iout / phases # 占空比 D Vout / Vin # 每相电感感值 # L (Vin - Vout) * D / (freq * delta_I) delta_I ripple_ratio * I_phase L (Vin - Vout) * D / (freq * delta_I) # 每相电感峰值电流 I_peak I_phase * (1 ripple_ratio / 2) # 总输入 RMS 电流近似 Iin_rms Iout * math.sqrt(D) / math.sqrt(phases) # 输出纹波电流理想交错情况下 # 两相交错时纹波抵消效果最好这里给出保守估算 # 更多说明见 TI Application Note: Multiphase Buck Design if phases 2: Iout_ripple (Vin - 2 * Vout) * D / (2 * L * freq) else: # 其他相位数时按 D(1-D)/N 计算 Iout_ripple Vout * (1 - D) / (L * freq * phases) return { I_phase: round(I_phase, 2), D: round(D, 3), L: round(L * 1e9, 2), # 单位 nH I_peak: round(I_peak, 2), Iin_rms: round(Iin_rms, 2), Iout_ripple: round(Iout_ripple, 2) } if __name__ __main__: # 两相 BUCK12V - 1.0V总输出 40A500kHz result calc_multiphase_buck( Vin12.0, Vout1.0, Iout40.0, freq500_000, phases2 ) for key, value in result.items(): print(f{key}: {value}) L_nH result[L] print(f\n推荐选择感值{L_nH} nH 或稍小的标准感值)运行结果示例I_phase: 20.0 D: 0.083 L: 97.22 I_peak: 23.0 Iin_rms: 4.83 Iout_ripple: 0.29这个脚本的价值在于你在原理图阶段就能快速判断电感选型是否合理。比如计算结果 L 是 97nH而标准感值是 100nH那么选用 100nH 没问题。但如果计算结果小于 50nH你就要检查频率是否设置合理、纹波率是否选得过高。5.2 PCB 过孔载流能力估算多相 BUCK 的大电流路径上通常需要多个过孔来连接不同层。过孔载流能力取决于过孔孔径、镀铜厚度和长度。下面给出一个工程估算脚本。# 文件路径via_current_calc.py import math def calc_via_current(via_diameter_mm, plating_um25, current_density_A_per_mm230): 估算单个过孔的最大载流能力 via_diameter_mm: 过孔钻孔直径 (mm) plating_um: 孔壁镀铜厚度 (um) current_density_A_per_mm2: 工程常用电流密度 (A/mm²) # 过孔镀层截面积 钻孔周长 * 镀层厚度 # 注意这里使用钻孔直径计算周长 r_inner_mm (via_diameter_mm - 2 * plating_um / 1000) / 2 r_outer_mm via_diameter_mm / 2 area_mm2 math.pi * (r_outer_mm**2 - r_inner_mm**2) current area_mm2 * current_density_A_per_mm2 return current if __name__ __main__: # 0.3mm 过孔标准工艺 25um 镀铜 current_per_via calc_via_current(0.3, 25) print(f0.3mm 过孔单孔载流能力约: {current_per_via:.3f} A) # 如果需要通过 20A 电流需要多少个过孔 total_current 20.0 num_vias math.ceil(total_current / current_per_via) print(f20A 建议过孔数量: {num_vias})注意过孔载流能力还取决于散热条件和连接铜皮的宽度以上只是初步估算。实际操作时建议过孔数量要比理论值多 30% 以上以降低电阻和温升。5.3 布局阶段的地平面检查建议原理图和数据计算完成后进入 Layout 阶段。这里不写代码而是给出一条可以在 EDA 中执行的检查路径非常实用。以 Altium Designer 为例布局完成后可以执行以下检查在 PCB 编辑器中打开“DRC”设置开启“Un-Routed Net”和“Width”检查使用“Report”生成“Board Information”检查是否有未连接的飞线使用“Tools → Design Rule Check”运行完整 DRC检查地平面是否存在孤铜Isolated Copper有则删除或添加过孔连接用 3D 视图检查器件高度是否干涉。在 Cadence Allegro 中可以用“Display → Highlight”高亮每一个相的功率回路网络逐相检查回路面积。这是多相 BUCK 布局阶段最有效的自查手段。6. 运行结果与效果验证6.1 原理图阶段的验证方式完成原理图设计后不要急着画板。先在 WEBENCH 或 SIMPLIS 中搭一遍仿真确认以下指标满载稳态输出电压负载阶跃瞬态响应比如 10% 到 90% 负载跳变每相电流是否均衡SW 节点波形是否正常、有无异常振铃环路增益和相位裕度是否满足要求通常要求相位裕度大于 45°增益裕度大于 10dB。把仿真结果和参考设计手册中的数据做对比如果偏差很大说明原理图参数有问题要在 Layout 之前修正。6.2 PCB 加工后的验证步骤板子打样回来后不要直接上电。按照以下顺序验证外观检查用放大镜或显微镜检查焊盘、过孔、走线是否有加工缺陷阻抗测试用万用表测量电源输入端的电阻确认没有短路空载上电先不上负载从低输入电压开始如 5V逐步增加到额定电压测量输出电压是否正常轻载测试加 1A 负载测量各相 SW 节点波形确认相位交错正确满载测试逐步增加到额定负载测量输出电压纹波、输入电流、各相 MOSFET 温度瞬态测试使用电子负载的动态模式设置 1A 到 30A 的阶跃跳变观察输出电压过冲和恢复时间EMI 预测试如果有条件用近场探头扫描一下板上的高频辐射源初步判断噪声分布。预期结果相与相之间的 SW 波形应该有固定的相位差比如两相是 180°三相是 120°。输出电压纹波应低于目标值比如设计目标是 1% 输出电压即 1.0V 输出电压纹波应低于 10mV。满载时 MOSFET 温度和电感温度应低于器件规格书的绝对最大值减去足够的余量。6.3 失败排查的第一步如果测试时发现 SW 波形振铃严重或效率低下第一步应该做的是用示波器探头最好用短地弹簧测量 SW 节点波形对比同一块板上不同相的 SW 波形看是否一致检查输入电容是否真的紧贴 MOSFET 摆放而不是原理图上画了、Layout 里却被拉远了检查输出电容是否被放在了正确的位置反馈采样点是否远离 SW 节点。经验值如果 SW 节点振铃幅值超过输入电压的 30%基本可以判定功率回路面积过大或者输入去耦不足。7. 常见问题与排查思路问题现象可能原因排查方式解决方案SW 节点振铃严重功率回路面积过大、寄生电感大示波器测量 SW 波形检查输入电容位置缩短高边导通回路输入电容紧贴 MOSFET各相电流不平衡电流采样走线不对称、采样电阻位置偏差测量各相电感电流检查 DCR 采样网络参数统一采样走线长度检查 RC 网络匹配度输出纹波电压偏高输出电容容值不足或位置偏远、反馈采样点不对用示波器 AC 耦合测纹波检查输出电容位置增加输出电容容值把采样点移到负载端满载时温度过高散热铜皮面积不足、过孔太少、效率偏低热成像仪测量热点查看 MOSFET 导通损耗增加铺铜面积和散热过孔优化 MOSFET 选型控制芯片工作不稳定控制信号走线受 SW 噪声干扰用示波器测 PWM 波形检查走线是否靠近 SW控制信号远离功率层增加 RC 滤波低负载下保护误触发过流保护阈值设置过低、采样噪声干扰查看 OCP 引脚波形和阈值提高保护阈值增加采样滤波EMI 辐射超标功率回路面积大、相位排布不合理近场探头扫描定位噪声源重新布局功率回路增加 Y 电容吸收重点说一下第一个问题因为 SW 节点振铃是最常见也最容易误判的。SW 振铃的本质是开关管在切换时寄生电感走线电感 封装电感和寄生电容MOSFET 输出电容 布局电容形成的 LC 谐振。振铃不仅产生 EMI还会导致效率下降和 MOSFET 电压应力增加。抑制方法主要有减小高边 MOSFET 导通回路的面积使用 Q 值较低的栅极电阻降低开关速度但会增加开关损耗在 SW 节点对地加 RC 缓冲电路Snubber。要特别提醒RC 缓冲电路会增加损耗是补救手段不是首选手段。首选还是从 Layout 上把寄生电感降下来。8. 最佳实践与工程建议8.1 布局的优先级排序多相 BUCK 布局要考虑的因素很多但优先级是清晰的回路面积 散热 信号完整性 可制造性。把功率回路面积做到最小然后才是散热铜皮和过孔最后才考虑信号走线的方便程度。如果为了让信号走线更顺而牺牲回路面积那绝对是捡了芝麻丢了西瓜。8.2 关键节点过孔设计大电流路径上使用过孔时建议高边 MOSFET 的漏极到输入电容的正极走线短而宽过孔尽量在焊盘附近打低边 MOSFET 的源极到地平面在焊盘正下方打多个过孔电感焊盘到大面积铜皮的连接电感是系列化器件建议根据电流大小使用 0.4mm 以上的过孔阵列过孔不要只打一圈要铺满整个焊盘的铜皮区域以降低热阻和电阻。8.3 热设计多相 BUCK 的功率器件MOSFET、电感是主要热源。热设计建议MOSFET 焊盘下方打散热过孔阵列过孔连接到内层或底层大铜皮电感选择金属合金粉芯或铁氧体粉芯注意饱和特性和损耗特性发热器件不要集中在一角尽量均匀分布配合风道设计如果 PCB 面积允许每一相的电感和 MOSFET 之间保持适当距离避免热叠加。8.4 反馈走线的处理反馈信号是模拟小信号极易受开关噪声干扰。处理原则反馈走线使用差分对正负线紧贴走在输出电容处取样采样线不要穿过电感下方和 MOSFET 上方的正投影区域在反馈走线上并联一个小电容常见 100pF~1nF滤除高频噪声如果走线必须穿过功率区使用内层地平面作为屏蔽层。8.5 版本管理与文档记录多相 BUCK 迭代很快建议在工程管理中做好原理图的每次修改都记录版本和修改原因关键参数电感、电容、MOSFET留备选方案方便量产时替换Layout 对比检查时把每一版的高亮功率回路截图存档每一版测试数据归档包括 SW 波形、纹波、温度曲线方便后续回归对比。8.6 不要盲目相信参考设计TI 的参考设计是很好的起点但它针对的是特定应用场景和特定 PCB 工艺。你的板子层数、铜厚、外形尺寸、环境温度都可能和参考设计不同。建议在参考设计的基础上理解每一个器件摆放位置的“为什么”然后结合自己的项目做适配。遇到不确定的地方查阅对应芯片的 datasheet Layout 指南和数据手册中的“Layout Example”章节。9. 总结与后续学习方向这篇文章把多相 BUCK PCB 设计的完整链路梳理了一遍从原理图阶段的参数计算到布局阶段的核心原则再到验证和排错的方法论。核心就一句话多做计算、多参考官方设计、把功率回路面积控制到最小。如果你是在校学生或刚入行的硬件工程师建议先用一个两相 BUCK 项目练手完整走一遍“原理图 → 仿真 → Layout → 打样 → 调试”流程。两相虽然比四相、八相简单但多相设计的所有核心问题都已经出现了。把这个流程走通之后再做 4 相、8 相会轻松很多。如果你已经在做多相电源项目希望这篇文章能帮你建立一个可复用的检查清单布局前先规划功率回路布线时先布功率线再布信号线上电测试时先看 SW 波形再测效率出现问题时先怀疑 Layout 再怀疑参数。后续我会更新这个系列的实战篇包括TI 典型 2 相 BUCK 控制器如 LM25147的原理图完整设计4 层板 Layout 的实际操作步骤6 相以上多相 BUCK 的相间排布策略基于 SIMPLIS 的环路仿真和实测对比多相电源的 EMI 问题定位与整改。建议先把这篇文章收藏起来等画板的时候对照着检查一遍布局。多相 BUCK 的原理图设计可以靠经验但 Layout 水平是靠一次一次改板练出来的。祝大家一次打样成功。