今日精选来自 GitHub项目名称Haasoscope Pro项目类型示波器2 GHz 实时 USB 示波器项目链接https://github.com/drandyhaas/HaasoscopePro项目图片Haasoscope Pro PCB 走线渲染10 层板高密度走线展示 ADC、FPGA、电源与时钟区域的完整布局CrowdSupply/Mouser 在售版本即基于此设计。Haasoscope Pro 上位机界面Python/PyQt 上位机显示双通道波形、FFT、触发与测量参数支持 Windows/Mac(M1)/Linux。硬件平台Altera Cyclone IV FPGA 12bit ADC 双通道前端另有配套 2 GHz 有源探头开源状态已提供原理图 (PDF Eagle 9.6.2 源文件 KiCad 8 导入) | 软件完全开源Quartus FPGA 固件 Python/PyQt 上位机MIT 协议核心亮点参数天花板2 GHz 带宽 / 3.2 GS/s / 12-bit实时采样通过 ADC 欠采样与 FPGA 处理实现同价位商品示波器无法企及商品级完成度CrowdSupply 众筹成功、Mouser 在售455 星2026-06 仍在推送 v32 固件文档/教程/FAQ 齐全生态可扩展软件原生支持接入 ngscopeclient 多仪器分析套件还附带独立开源的 2 GHz 有源探头设计oshw-active-probe推荐理由把 2 GHz 级示波器做到「全开源 量产可购」是开源硬件「从图纸到产品」的天花板级案例。 项目简介Haasoscope Pro 是一款平价、可扩展的 2 GHz / 3.2 GS/s / 12-bit 开源开源硬件 USB 示波器已在 CrowdSupply 众筹并可在 Mouser 购买配套独立开源的 2 GHz 有源探头oshw-active-probe设计。软件原生支持接入 ngscopeclient 多仪器分析套件。 项目背景示波器是电子工程师的必备仪表但高带宽机型长期被商用台式机垄断、价格高昂且闭源。Haasoscope Pro 是作者此前 Haasoscope 的开源续作立项目标即「用可复刻的开源硬件把 2 GHz 级带宽带进个人工作台」通过 ADC 交织采样 FPGA 实时处理 开放子板生态既保证指标又保证可扩展。项目已在 CrowdSupply 成功上线、进入 Mouser 分销并配套 2 GHz 有源探头与 ngscopeclient 多仪器分析套件形成从硬件到软件的完整开源闭环。 核心参数类别型号/参数说明带宽2 GHz实时采样率3.2 GS/s—分辨率12 bit—通道双通道12-bit ADC 前端接口USB需 5 V 2 A 以上供电建议带源 USB 集线器或外置电源固件/软件v32main 分支Quartus FPGA 固件 Python/PyQt 上位机MIT扩展2 GHz 有源探头独立仓库开源ADC 芯片ADC12DL2500ACFTI 12-bit 双通道 5 GS/s RF 采样 ADC单通道交织 10 GS/sJESD204B/C 串行输出模拟前端链OPA858 LMH6401 LMH5401 DAC60508见下方「前端电路深度解析」 前端电路深度解析补充研究2026-08-22本节基于仓库adc board/haasoscope_pro_adc_fpga_board_schematics.pdf共 16 页与 hackaday.io 项目页 重新研究。Sheet 1/16 ~ 4/16、6/16 构成完整「模拟前端 → ADC → FPGA」链路。 ADC 芯片简介TI ADC12DL2500Haasoscope Pro 的核心 ADC 是德州仪器 ADC12DL2500ACFFCBGA-196 封装。ADC12DL2500 是一款 12-bit、双通道、最高 5 GS/s 采样率的 RF 采样 ADC单通道交织模式下可达 10 GS/s模拟输入带宽超过 2.5 GHz采用 JESD204B/C 高速串行接口把数据送出。专为 2 GHz 级实时示波器、宽带雷达与 5G 无线测试设计。Haasoscope Pro 把它配成双通道 1.6 GS/s合计 3.2 GS/s或单通道 3.2 GS/s正好命中其能力区间比原 Hassoscope 用的 8-bit ADC 在垂直分辨率上多 16 倍4096 级 vs 256 级。 完整信号链总览BNC 输入 → 50Ω 电阻式功率分配器MiniCircuits PSCJ-2-1B2.2 GHz → 2.5 GHz 7阶 Chebyshev LPF5 dB 纹波抗混叠 → OPA858 高带宽缓冲器200Ω 端接 → 三组 RF 继电器K1/K2/K3切换 50Ω 直通 / 1MΩ 缓冲 → AC/DC 耦合开关ADG802 → 三态输入保护TLP3475_TPF 光耦继电器 → 通道1 / 通道2 输入放大器链 OPA855 DC 偏置缓冲 DAC60508 0~2.5V 偏置 LMH6401 DVGASPI 控制 0~26 dB LMH5401 全差分驱动器4× 增益单端转差分 → ADC12DL2500 差分输入 → JESD204B/C 高速串行 → Cyclone IV FPGA️ 前端原理图共 4 页Preinput 1 — 模拟前端Sheet 1/16Sheet 1/16 “Preinput 1”BNC 输入 → PSCJ-2-1B 50Ω 分配器 → 2.5 GHz 7阶 Chebyshev LPF → OPA858 缓冲200Ω 端接作者经验值优于数据手册 50Ω→ K1/K2/K3 RF 继电器切换 50Ω / 1MΩ 路径 → AC/DC 耦合开关 → TLP3475_TPF 三态输入保护 → 进入通道1 / 通道2 放大器链。右下角有 5V USB 前面板风扇接口J3。Input amps 1 — 通道1 可变增益与偏置Sheet 2/16Sheet 2/16 “Input amps 1”LMH6401 DVGASPI 增益 0~26 dB DAC605080~2.5V 直流偏置叠加在输入信号上以适配 ADC 共模电压 OPA855 DC 偏置缓冲 LMH5401 全差分驱动器4× 增益单端转差分→ 送入 ADC 输入 A。SN74LVC4T774PW 做 SPI 3.3V ↔ 2.5V 电平转换SPI 信号回 FPGA 控制可变增益与偏置。Input amps 2 — 通道2Sheet 4/16Sheet 4/16 “Input amps 2”与通道1 完全镜像作者在页面中部明确注释 “Nearly identical to input amps for channel 1. See comments on sheet 2 for details”。DAC 偏移、DVGA 增益分别标注为 chain 1 / chain 2由 FPGA 独立控制。ADC — ADC12DL2500 与 FPGA 接口Sheet 6/16Sheet 6/16 “ADC”ADC12DL2500 主体居中DA0_P/N … DA15_P/N 高速串行对经 0.1µF AC 耦合进入 Cyclone IV FPGA低速 SPI 接口SCLK/SDI/SDO/CS配置 ADC 工作模式多路独立供电 VA1.0 / V2.5_1 / V2.5_2 / V3.3专用时钟缓冲器输入。右下角标注 “For ADC temperature measurement on page 15”温度监控在第 15 页。左下 “ADC eval board terminates for 220 from the ADC with 100 Ohm before end shelving” — 端接匹配参考 TI 官方 eval board。 电路分析要点为什么选 ADC12DL2500— 12-bit / 双通道 / 5 GS/s 级别少数能跑到 2.5 GHz 输入带宽、且自带 JESD204B/C 接口的 ADC正好覆盖 2 GHz 实时带宽目标。比原 Hassoscope 的 8-bit ADC 提升 16 倍垂直分辨率4096 vs 256 级但数据率也大幅提高故用 Cyclone IV FPGA 实时处理。抗混叠设计— 2.5 GHz 7阶 Chebyshev LPF5 dB 纹波放在 OPA858 缓冲前后保证带外信号在 ADC 欠采样时不产生混叠。3.2 GS/s 采样率下第一奈奎斯特区到 1.6 GHzLPF 截止 2.5 GHz 留余量给带内纹波。50Ω / 1MΩ 双输入— 通过 PSCJ-2-1B 电阻分配器把同一路 BNC 信号分成两路50Ω 直通路径高带宽、2 GHz与 1MΩ 缓冲路径OPA858 200Ω 端接。作者特意在原理图标注“Termination was 50? in datasheet but 200 Ohms is better” —— 经验值替代数据手册推荐。RF 继电器 K1/K2/K3 切换路径对应前面板 “50Ω / 1MΩ” 阻抗选择。可变增益与偏置— LMH6401 DVGA 提供 0~26 dB 数字可调增益覆盖 1.6 V/div ~ 8 mV/div 灵敏度DAC60508 提供 0~2.5V 直流偏置以适配 ADC 共模电压。两者均通过 SPI 由 FPGA 控制实现自动量程。单端转差分— LMH54016.5 GHz 带宽全差分放大器以 4× 增益把单端信号转为差分驱动 ADC 差分输入提升共模抑制与 SNR。这是高速 ADC 板的标准做法。ADC 输入保护— TLP3475_TPF 光耦继电器做三态输入保护正常 / 隔离 / 短路到地避免过压损坏 50Ω 输入端的 ADC。K4RF 继电器在 ADC 输入端做最后一级切换。电源与端接完整性— 多路独立供电VA1.0 模拟核、V2.5_1 / V2.5_2 模拟、V3.3 数字 220Ω 100Ω 端接作者参考 TI eval board 做法保证 JESD204B/C 高速眼图质量。 作者前端电路说明整理原理图注释Hackaday.io 项目页与 GitHub README 均未给出前端电路文字说明作者把全部设计经验直接写进原理图注释。下面按页整理中文为 AI 解读英文原文保留Sheet 1/16Preinput 1— 模拟前端「50 Ohm resistive splitter/combiner, PSCJ-2-1B, 2.2 GHz, 50 Ohm, 5.5dB ripple」— MiniCircuits PSCJ-2-1B 分配器用于补偿连接器与 PCB 走线损耗。「Chebyshev LPF, 7th order, 5dB ripple, 50 Ohm」— 输入端抗混叠 LPF。「Buffer with high bandwidth for 1 MOhm 50 Ohm」— OPA858 缓冲同时服务 50Ω 与 1MΩ 路径。「Termination was 50? in datasheet but 200 Ohms is better」— OPA858 输出端接经验数据手册 50Ω实际 200Ω 更好。「FB and OUT are connected internally for closed-loop output」— OPA858 内部闭环接法。「Chebyshev LPF 5th order / 7th order, 50 Ohm, 5.5dB ripple」— 输出端 LPF。「RF relay for splitting, RF relay 24-BB 7 T1R3Q_DCS」— 50Ω / 1MΩ 路径切换继电器。「Tri State input protection」— TLP3475_TPF 三态输入保护。「AC/DC coupling」— 耦合方式切换。「5V USB fan front panel」— 前面板风扇供电。Sheet 2/16 4/16Input amps 1 / 2— 通道1 / 通道2 放大器链「Variable gain amp gain 0 to 26dB」— LMH6401 DVGA 增益范围。「DAC output 0 to 2.5V, is used as offset for chain 1 / chain 2」— DAC60508 直流偏置范围与用途。「Single-ended to differential amp with gain 4x」— LMH5401 配置4× 增益单端转差分。「Buffer with high bandwidth for DC offset」— OPA855 DC 偏置缓冲。「Level shifter for SPI to/from FPGA, 2.5V ↔ 3.3V」— SN74LVC4T774PW 电平转换。「Nearly identical to input amps for channel 1. See comments on sheet 2 for details」— 通道2 与通道1 完全相同。Sheet 6/16ADC— ADC12DL2500「High-speed IO connections to the main ADC」— JESD204B/C 高速接口。「Power for the main ADC」— 多路供电。「Low-speed IO connections to the main ADC」— SPI 控制接口。「For ADC temperature measurement on page 15」— 温度监控Sheet 15。「ADC eval board terminates for 220 from the ADC with 100 Ohm before end shelving」— 端接匹配参考 TI eval board。「These get input to the FPGA」— 数据进入 FPGA。「Tie down/down to GND so ADC is turned on」— 上电使能。 Hackaday.io 项目页面研究结论hackaday.io/project/200773-haasoscope-pro 主要给出用户侧规格2 GHz / 3.2 GS/s / 12-bit、50Ω 或 1MΩ 输入、AC/DC 耦合、±5 V 或 ±3 V 量程、1.6 V/div ~ 8 mV/div 灵敏度、±50 V x10 探头等和软件迭代日志项目主页与 GitHub README 并未直接公开 ADC 型号和前端电路说明这些信息藏在仓库原理图 PDF 与本文上方整理的注释里。不过作者后来在 Hackaday.io 的项目日志Project Logs里连续发了多篇白话版设计讲解——下面「 作者设计手记」即据此精编。 作者设计手记Hackaday.io 三篇日志精编2026-08-22 增补作者除了在原理图里写注释还在 Hackaday.io 发了多篇设计日志把为什么这么设计讲得比注释更白话。下面精编三篇最值得读的砍掉过于硬核的射频调参细节只留好懂的部分。① 前端是怎么搭出来的Walkthrough of the front-end design2024-12-01作者开门见山听到2 GHz 示波器会觉得是某种模拟魔法但其实真正的秘诀就一句话——用几颗便宜到离谱的高带宽芯片。LMH5401TI 全差分放大器增益带宽积 8 GHz居然只要约 10 美元。在板子上用作4 倍增益、单端转差分的预放。LMH6401TI 可变增益放大器 VGA带宽 4.5 GHz约 15 美元。提供−6 ~ 26 dB约 0.5× ~ 20×的增益步进分 32 档。作者原话光靠这两颗“我们基本上就有了一个 2 GHz 前端剩下的都是锦上添花”。整条前端的铁律全程 50Ω差分 100Ω阻抗。1MΩ 输入虽也支持但进来后会立刻被转换成 50Ω 信号再按 50Ω 路径处理——这样高带宽放大器就能通用。按信号流向作者逐段讲了每个积木的作用核心目标只有一个别在到达那两颗神奇放大器之前把 2 GHz 带宽搞坏BNC 连接器也有带宽— 很多 BNC 只有 500 MHz ~ 1 GHz 带宽是会吃掉带宽的元凶。作者用了 Molex 73100-0105标称 2 GHz实测到 3 GHz 损耗 1 dB。可分配输出仅通道 1— 用电阻式 Δ 分配器把一半信号从前面板 SMA 引出去送给第二台 Haasoscope Pro 做过采样详见下一篇。分配器保持两路都是 50Ω一半功率变热量损耗掉但后面有放大器补回来。50Ω / 1MΩ 切换— 接 10× 无源探头时用 1MΩ。探头本身带宽有限常见 350 MHz最高约 500 MHz到不了 2 GHz那为什么还要做 1MΩ作者给了两个理由有人就是爱用 10× 探头不在意带宽而且双通道模式下每通道只有 1.6 GS/s对 350~500 MHz 信号并不浪费。这里用OPA859最高 1.8 GHz约 3 美元CMOS 输入阻抗高达 1GΩ、偏置电流仅 10 pA作单位增益缓冲把 1MΩ 信号翻译成 50Ω 信号放大器本身几乎不影响输入。输出端串 47Ω 使总输出阻抗 ≈ 50Ω。5× 衰减器— 纯电阻 π 型衰减器50Ω 阻抗用来扩大动态范围测大幅值信号时不削顶。AC/DC 耦合切换— 和所有示波器一样电容隔直截至约 3 kHz光耦 MOSFETTLP3475导通时放直流通过。这里用光耦 MOSFET 而非继电器是因为它只要 3 美元继电器 10 美元两通道省 14 美元还更省板面积、信号劣化更小。直流偏置— 一块 16 位 DAC 给出可调偏置电压经运放搬到 −1.25 ~ 1.25 V 再缓冲送给 LMH5401 的正输入端用来把信号抬到 ADC 需要的共模电平。最后作者点了一句 PCB 走线细节所有走线都是 50Ω 阻抗线10 层板叠层下顶层 0.16 mm 宽四周打满接地过孔约每 1 cm 一个、顶层铺地做成共面波导。这是 2 GHz 信号不反射、不串扰的基础顶部已嵌入的板卡走线渲染图就是这一设计的直观呈现。 一句话总结2 GHz 前端不是靠魔法而是靠选对几颗便宜的 GHz 级放大器 全程守住 50Ω 阻抗 在到达放大器前别让连接器/继电器/电容吃掉带宽。② 过采样两台合体冲到 6.4 GS/sOversampling2024-12-13为什么需要过采样单台 Haasoscope Pro 在 50Ω 输入下单通道最高 3.2 GS/s。但采样定理告诉我们要撑住 2 GHz 模拟带宽至少需要 4 GS/s越高越好。幸好 Haasoscope 天生支持多台同步把两台的时间错开、采样点交错就能合成 6.4 GS/s。做法很简单第一台的输入信号经电阻式功分器一半留给本机 ADC另一半从前面板 SMA 引出用一根 50Ω 同轴线送到第二台的输入。两台各自采样同一信号但第二台比第一台晚半个采样周期0.5 × 1/3.2 GHz ≈ 156 ps。相当于让 ADC1 在 0、1、2 ns 采ADC2 在 0.5、1.5、2.5 ns 采软件里把两组点插空拼起来采样率就翻倍。这个 156 ps 的延时不用外加硬件——ADC12DL2500 本身就支持通过 SPI 数字延时采样时刻最大 289 ps、分辨率高达 19 fs飞秒级纯软件可调。遇到的小麻烦也是好懂的射频常识功分器每路输出比输入小 6 dB一半功率耗在电阻里发热但后面有放大器补无所谓。信号拐到第二台要再多走 PCB 走线、过额外 SMA/BNC 接头和一根线高频段损耗更大。作者用 NanoVNA 测过到 2 GHz 比低频段低了约 2 dB。为补回高频损耗作者在功分器的第二路并联了小电容 小电阻做高频补偿电容阻抗随频率升高而降低等于给高频开个后门最终调到约 16 pF 串 47Ω两路波形就基本对齐了。剩下一点小反射来自线材/接头阻抗微失配把 LMH5401 的端接电阻从手册推荐的 357Ω 改成 220Ω 后有改善。结果6.4 GS/s 下 10 MHz 方波采样点密密麻麻、上升沿极陡。实测上升时间约 150 ps而 2 GHz 带宽理论上限是 175 ps——已经摸到理论极限作者直呼astonishing惊人。 一句话总结过采样 两台同步 时间错开半周期 软件插空拼点把 3.2 GS/s 翻倍成 6.4 GS/s难点不在算法而在别让高频信号在转接过程中掉坑里。③ 给 FPGA 超频Overclocking the FPGA2025-05-23作者开篇就吐槽这玩意儿没啥用但有点好玩。瓶颈在哪采样速度的上限其实是FPGA 能多快读 LVDS 数据。Cyclone IV 标称最高 875 Mb/s作者平时留点余量跑在 800 Mb/s用 48 条 LVDS 数据线传 12 位/样本合起来就是 3.2 GS/s。怎么超QuartusFPGA 编译器如果设太高的速率会报错说超规格。作者的骚操作是骗编译器——告诉它只跑 800 Mb/s 让它好好布线实际上偷偷喂一个更快的时钟进去。超频实测1000 Mb/s4 GS/s比平时略不稳但基本能用。能正确收数的时钟相位窗口从约 180° 缩到约 45°分辨率 15°。1250 Mb/s5 GS/s在悬崖边上相位余量只剩约 15°偶尔会读错几个点。但两台叠加过采样就能到10 GS/s每样本 100 psFFT 直接看到 5 GHz1600 Mb/s6.4 GS/s约为 Altera 标称上限的两倍基本不可用——不过ADC 自己还稳稳的好好的说明瓶颈真在 FPGA 不在 ADC。 一句话总结3.2 GS/s 的上限是 Cyclone IV 读 LVDS 的速度不是 ADC 的锅硬超到 5~10 GS/s 能看个乐但日常还是老实跑 3.2 GS/s。