1.基本模型2.为啥不用晶振直接供后级电路使用偏要经过PLL回答首先晶振提供的频率一般比较低而且频率固定。而通过PLL由VIN/NVOUT/MVOUTM*VIN/N 可以得到任意频率且时钟质量和参考时钟一样的输出频率3.步骤晶振VIN输入固定参考频率——PD检查VIN与VOUT的相位频率差——产生电压信号——低通滤波器——电压产生高频信号——只要分频合理——最终就导致PLL进入LOCK状态。4:延时可以用PLL来实现