摘要：动态随机存取存储器（DRAM）作为现代计算体系的“内存血液”，其技术迭代已从单纯依赖光刻微缩，演进为材料科学、器件物理与先进封装的系统性工程。本文深入剖析DRAM基于1T1C架构的详细制备工艺流程，揭示高深宽比电容、晶体管漏电及套刻精度等核心物理极限，并结合三星、SK海力士、美光及长鑫存储的差异化技术路线，解读AI算力驱动下HBM高带宽存储引发的产业变局。一、 引言：1T1C的坚守与“超越摩尔”的突围自DRAM发明以来，1T1C（1个晶体管+1个电容器）单元架构以其简单的结构和高速的读写特性，一直作为核心存储单元屹立至今。在进入10nm级节点后，DRAM行业面临一道深刻的物理鸿沟：一方面，单元面积随光刻精度提升而持续缩小；另一方面，电容存储电荷的基本物理法则未变，维持足够的电容量（约20-25fF）以保证数据刷新间隔成为巨大难题。这迫使DRAM制造从单纯的“线宽微缩”转向三维空间堆叠与材料革新并举。当前主流的埋入字线（BWL）搭配电容上位（COB）架构，正是为了在有限的芯片面积内，通过增加电容高度来弥补横向尺寸缩减带来的电荷损失。二、 四百步微雕：DRAM核心制备工艺流程全解DRAM制造是半导体工业中工序最复杂、精度要求最高的工艺之一，全程超过400道工序。其核心逻辑可概括为：先造晶体管（逻辑与开关），再垒电容器（电荷仓库），最后织网互联（信号传输）。