过去十多年，先进制程的竞争几乎都围绕一个核心目标展开：如何在单位面积内塞进更多晶体管，并让这些晶体管运行得更快、更省电。从平面晶体管到FinFET，再到GAAFET，晶体管结构不断变化；从单芯片到Chiplet，再到CoWoS与HBM，封装技术开始承担越来越多的系统性能压力。但随着AI芯片规模不断扩大，一个过去长期隐藏在布线层中的问题开始浮出水面：晶体管可以继续缩小，但电源怎么送进去，正在成为新的瓶颈。台积电规划中的A16工艺，最大的技术意义并不仅仅是“1.6纳米”这个数字，而是首次将背面供电网络引入其先进逻辑工艺体系。这意味着，未来芯片性能的提升，可能不再只依赖于晶体管本身。一场围绕“电源如何进入晶体管”的架构变化，正在开始。一、AI芯片为什么越来越容易撞上“电源墙”？传统数字芯片内部，大致可以分成两部分：一部分是负责计算的晶体管。另一部分是位于晶体管上方的多层金属互连网络。这些金属互连承担两类任务：传输信号输送电源在传统工艺中，信号线和电源线主要都从晶体管的正面布置。随着制程不断缩小，这种设计越来越拥挤。可以把它想象成一座不断扩张的城市。城市底部是大量建筑，也就是晶体管。而建筑上方只有有限的道路资源。这些道路既要负责：数据通信