聊到LLC控制器和待机功耗懂行的兄弟第一反应大概率是“这俩词怎么凑一块儿的”。LLC谐振变换器凭着软开关、高效率、低EMI这几张王牌在中大功率电源领域早就站稳了脚跟可传统LLC控制器一拉到空载或者轻载效率就容易翻车芯片自己加上启动电路随便烧掉几百毫瓦都很正常。但这两年法规对待机功耗的要求越来越狠外置电源要做0.1W以下甚至75mW整机系统级要把待机功耗压进40mW这就等于把LLC控制器的设计难度再抬了一个台阶。我最近正好完成了一个PFC半桥LLC的两级方案目标就是把系统整机待机功耗压到40mW以内。这个项目把我的不少旧观念都翻新了一遍——早年觉得LLC天生不适合做低待机功耗但实际跑下来只要把控制器的工作模式、外围馈电电路和轻载检测逻辑配合好40mW这个目标完全能做到。这篇文章不聊虚的直接把这套方案的完整思路、实测数据、调试过程里踩过的坑全部整理出来给正在被待机功耗折磨的电源工程师们一份能照着抄的作业。1. 40mW这道坎到底卡在哪——LLC拓扑的低负载短板1.1 LLC谐振变换器为什么能成为中大功率主流先把老本行捋一遍。LLC谐振变换器的核心是一个谐振腔由谐振电感Lr、谐振电容Cr和变压器励磁电感Lm组成。半桥LLC的开关节点通过谐振腔连接到变压器原边副边整流后输出。它最大的本事是让开关管实现ZVS零电压开通整流二极管实现ZCS零电流关断开关损耗被压到极低满载效率能轻松到94%~96%这在传统反激和硬开关正激时代是想都不敢想的。LLC的增益曲线很有意思图上一般能看到两个谐振频率点一个是Lr和Cr串联谐振产生的fr1另一个是LrCrLm一起谐振产生的fr2。正常工作区域落在fr1和fr2之间也就是感性区这样开关频率往高调、增益就往下掉往低调、增益就往上涨通过PFM脉冲频率调制来控制输出电压。很多新手容易忽略一个关键点为什么LLC设计中特别强调漏感因为变压器漏感可以集成进谐振腔用变压器本身的漏感值来做Lr这样就不用单独再绕一颗谐振电感磁件体积和成本都能省下来。但便宜不好占漏感必须被精确控制变压器绕制工艺就成了决定谐振参数准不准的关键。LLC在满载区间的效率表现确实无可挑剔但问题恰恰出在它最引以为傲的增益曲线上频率越高、增益越低所以当负载变轻控制器只能不断把开关频率往上推。可频率推到一定程度一方面MOSFET的驱动损耗、开关损耗又上来了另一方面闭环反馈精度变差输出电压开始飘。等到空载或极轻载增益曲线根本撑不住这时候如果还硬着头皮用PFM连续工作效率和功耗都会非常难看。1.2 满载优秀不等于待机优秀矛盾点在哪很多人会觉得满载效率95%以上那空载功耗应该也不会差到哪里去。这个认知在LLC上完全不成立。满载效率高是因为输出功率大损耗占比被摊薄了空载时输出功率接近0哪怕只有几百毫瓦自己吃掉的功耗都会直接变成输入端的待机损失。传统LLC控制器在待机状态下的损耗至少有三块。第一块是控制IC自身的静态功耗一般控制器VCC电流几百微安到几毫安VCC电压10V~15V算下来就是几毫瓦到几十毫瓦单看不大但放在40mW预算里就直接占了一半。第二块是高压启动电阻很多方案用一颗几百kΩ的大电阻直接从母线取电给控制器启动母线电压一上来这条支路就是固定损耗比如母线400V、电阻470kΩ光这个电阻就要烧掉340mW光这一项就已经超标了。第三块是反馈环路和检测电路的损耗光耦LED工作电流1mA以上乘以输出电压又是好几毫瓦。所以LLC控制器要做出40mW待机不是单点优化就能解决的必须在控制器架构层面做系统性改进芯片自身的静态功耗要压下来、高压启动不能用电阻直抽、反馈环路在待机时要能吃更小的电流、系统进入极轻载后要靠打嗝模式把单位时间内的开关次数降到最低。这几个维度少一个帐都算不过来。2. 突破40mW的控制策略核心——Burst模式与轻载管理2.1 打嗝模式的原理与实现先说结论FFP真发脉冲/跳周期或者说burst mode是LLC控制器拿下低待机功耗的最关键手段。它的基本思路不复杂——空载或极轻载时不让控制器连续高频震荡而是让开关管间歇性工作输出电容上的电压掉到阈值下限控制器发一串驱动脉冲把能量补充上去输出电压冲到阈值上限控制器立刻封锁所有驱动进入一种“假死”状态系统什么都不干只维持极小的静态电流等待下一次触发。用个生活化的比喻连续工作模式相当于水龙头一直开着水流放得再小也有基础损耗burst模式则是水龙头每隔几秒才开一下不供水的时间段里整个系统都在睡觉。两种模式下的平均功耗差距能达到一个数量级以上。LLC控制器实现burst mode有个传统难题普通控制器的burst模式只是把反馈环路钳住内部电路还是全速跑损耗省得有限。新一代低待机控制器会在进入burst后做两件关键动作一是把内部模块按优先级关掉比如基准源、PFC控制逻辑、振荡器主振电路全部进入低功耗待机二是驱动脉冲的burst包络要精确控制每一包驱动的脉冲个数、间隔时间都要根据负载动态调整既不能太激进导致输出电压纹波超标也不能太保守导致待机功耗压不下去。2.2 低于40mW的芯片自身损耗优化芯片自身的静态损耗是40mW预算的核心大头这里要分成“待机时的静态损耗”和“burst动作时的动态损耗”两部分分别抠。待机静态损耗主要来自芯片供电电流要控制在几十微安级别。这不是光靠推进工艺就能解决的需要芯片内部有专门的低功耗休眠模式基准源不用满精度版本改用低功耗基准比较器阵列只保留轻载检测和输出电压监测两个最关键的通道PFC部分直接关断等系统需要重载唤醒时才重新拉起。动态损耗则是在burst模式那一连串驱动脉冲里消耗的功率。虽然burst周期内的脉冲数量少但每一脉冲的驱动电流、内部逻辑翻转消耗都实打实存在。控制器的驱动电路在burst时要优化驱动强度满载时驱动能力可以强burst时如果还按同样的驱动电流来推MOSFET栅极一波脉冲就能吃掉几百纳库的电荷损耗自然就上去了。所以要设计自适应的栅极驱动电流根据当前负载状态自动切换强弱驱动档位。芯片功耗压下来了但还有一条更贼的损耗路径容易被忽略——芯片的VCC供电方式。传统方案用辅助绕组整流后给VCC供电而待机时辅助绕组的整流二极管反向恢复、绕组自身涡流损耗都会反映到输入功率上。低待机功耗控制器会倾向于接入“动态自供电”思路待机状态用内部高压电流源微功耗供电让辅助绕组的整流电路在待机时完全休息。这样做牺牲了一些唤醒速度但换来的是待机功耗的大幅下降。3. 从控制器到系统的待机功耗全链路拆解3.1 待机功耗的四大来源与计算先算账再动手。一个典型的两级式PFCLLC电源待机功耗的来源可以拆成四大块控制与驱动功耗、启动电路功耗、反馈与检测电路功耗、功率级杂散损耗变压器铁损、输出假负载、电容漏电等。我直接以一个实际案例来算一下30W适配器的待机功耗预算。假设控制器待机静态电流做到300μAVCC电压12V那么控制器自身功耗约3.6mW。反馈光耦LED待机电流如果压缩到100μALED压降1.2V再加限流电阻上的压降假设反馈电压3.3V反馈环路总功耗约0.45mW可以忽略。启动电路如果还用高压电阻直抽按母线电压380V计算光启动电阻功耗就小不了但如果改成高压电流源只在启动时导通待机时完全关断这一项就能做到0。变压器在待机时虽然不打嗝时没有电流但只要系统还在工作磁芯的磁滞损耗和涡流损耗还是存在的需要变压器设计时在待机工作频率点做优化一般能做到2~5mW。假负载如果按0.5mA设计5V输出就是2.5mW。PFC控制电路待机时关断但PFC的反馈分压电阻还在母线上两颗1MΩ的电阻串联在380V母线上就是约76mW这一项必须通过增加开关或采用间歇检测方式消除。把上面这些加起来如果不做任何优化随便一个传统方案就能烧出90mW以上。要进40mW每一分钱都要省控制器自身降到3mW以内、启动电路0损耗、PFC反馈改为间歇检测、变压器铁损压到3mW以内、假负载压到0.5mW——这样总待机功耗才能勉强落到30mW左右还能给温度变化留一点余量。3.2 外围电路配合启动电阻、自供电与PFC联动有一颗好控制器只成功了一半外围电路如果不配合40mW依然是空中楼阁。最典型的坑就是启动电阻。很多人做LLC控制器电路设计时习惯沿用反激的套路用大电阻从母线直接拉电流给启动电容充电。这个办法的好处是简单可靠坏处是母线电压加在大电阻上只要不通电断开就一直在耗电。实测从380V母线接一颗1MΩ电阻光这一条路就有144mW的损耗直接爆表。正确的做法是使用控制器内部集成的高压电流源电路来启动。芯片内部耐高压MOS管从母线取小电流给VCC电容充电电压达到启动阈值后芯片开始工作等辅助绕组建立电压后高压电流源立即关闭。待机状态下高压电流源处于关断状态这条损耗路径就完全消失了。选型时要注意芯片有没有这个功能很多老款LLC控制器并没有集成高压启动电路那就需要在外部通过开关管把启动电阻在待机时切掉逻辑上能实现但元件多了不少。另一个细节是PFC与LLC的联动。两级式方案里PFC如果不关等着PFC控制芯片自己的功耗和反馈网络损耗40mW一样没戏。低待机方案里系统进入待机后PFC控制器要进入“假关断”状态——PFC开关管不工作、参考电压和内部环路关掉只留一个轻载检测比较器。LLC控制器检测到极轻载后通过逻辑信号关断PFC等负载恢复时再把PFC重新拉起来。整个唤醒过程中PFC的启动延迟可能达到几十毫秒但待机应用要的就是“慢”和“省”这在系统设计时就要明确取舍。3.3 变压器设计对待机功耗的影响聊到LLC就绕不开变压器而在40mW待机目标下变压器的设计思路跟传统设计有明显差别。传统LLC变压器设计优化的核心参数是满载效率、漏感一致性、绕组损耗和磁芯损耗的平衡点。但当目标转向待机功耗时变压器的“待机频点铁损”就变成了一个不可忽略的变量。我用常规设计步骤拆解一下全桥/半桥LLC谐振变压器的计算思路这些步骤放到低待机设计中也完全适用只是一些目标参数的取值方向要反过来。第一步是确定输入电压范围和输出电压、功率等级计算最小增益和最大增益得到变压器匝比n。第二步是选择谐振频率fr1通常取80kHz到150kHz然后根据额定负载和输入母线电压计算Lr和Cr的值。第三步是确定LmLm大小直接决定励磁电流和ZVS范围Lm越小越容易实现ZVS但循环能量大满载效率会变差。第四步是设计磁芯和绕组结构这一步对漏感的影响最关键。待机优化主要落在第四步。变压器铁损在连续工作和burst间隙状态下都存在磁芯材料在低磁通密度下的比损耗要尽量低同时磁芯体积不能一味求大大磁芯单位损耗不低。绕组设计上用三明治绕法可以有效控制漏感稳定性和降低交流电阻但要注意绕制工艺的稳定性一次绕制批次里的漏感偏差要控制在±5%以内否则谐振参数漂了burst模式的包络就会乱。我做低待机项目时踩过一个蛮有意思的坑同一套变压器设计满载效率几乎一样但待机功耗差了两倍多。查了半天最后发现是磁芯研磨面处理的问题——气隙研磨粗糙度影响了磁芯损耗特性换成正规研磨工艺后待机功耗才恢复正常。这个细节常规设计规范里基本不会提但对追求40mW这种极致待机目标时影响非常大。4. 实测数据与调试过程实录从90mW到36mW4.1 调试目标与测试平台搭建这里进入正题直接放我的实测量化过程。系统配置是PFC半桥LLC输出19V额定功率65W目标待机功耗40mW输入电压范围为90V~264V AC。测试仪器是一台高精度功率分析仪WT310E示波器用四通道电流探头带宽要够至少100MHz以上。测试开始前的准备工作很重要一定要把待机功耗测试定义清楚。行业里常规做法是输入接功率分析仪输出空载让系统稳定运行至少10分钟等热平衡后再读数取10秒平均值。很多人图省事直接开机就测热态和冷态的待机功耗能差好几毫瓦追数据时容易被误导。初始方案的实测数据非常“传统”220V输入空载输入功率95.2mW。排查下来光启动电阻就烧掉56mWPFC反馈分压电阻和检测电路烧掉21mW控制器自身静态功耗12mW光耦反馈电路4mW剩下几毫瓦是变压器和走线损耗。这就是典型的“把40mW目标做成天方夜谭”的初始状态。4.2 关键优化措施与每步实测数据第一刀砍启动电路。把传统启动电阻方案替换为控制器内的高压电流源启动实测待机功耗直接从95.2mW降到了38.7mW。这一刀下去就已经接近目标了说明启动电阻确实是第一损耗大头。第二刀优化PFC待机逻辑。把PFC控制器的待机电流从常开改为间歇检测模式检测周期500ms一次PFC反馈分压网络在检测间隙彻底断开。这一项让待机功耗从38.7mW降到33.8mW。第三刀调burst包络参数。控制器原厂给的默认burst参数偏保守待机时一包驱动脉冲太多能量补充过度系统每次burst都容易过冲导致burst间隔变短、有效频率升高。我把burst包络的脉冲数从默认值往下调同时加大输出电压滞环窗口让系统在更少的开关次数里维持输出电压。这步之后待机功耗降到31.2mW。第四刀抠外围损耗。光耦反馈LED串联电阻加大把待机状态下光耦电流从1.2mA压缩到0.15mA假负载从满幅0.2W降到2.2kΩ对应约5mW输出电容换成低漏电型号。逐步压下来最终稳定到27.6mW。这个数字已经比目标值40mW留出不小余量了。当然这里必须说明不同负载等级下待机功耗的数值会有变化。比如负载0.1W时因为要维持输出确实输出了一些能量待机功耗会上升到47mW左右真正的“空载待机”才能压到30mW以内。如果产品定义要求0.1W负载下的待机也要小于40mW那burst参数就得根据不同负载档位做动态调整甚至需要两颗控制器协同复杂度会高很多。4.3 波形判读如何确认burst模式工作正常调试过程中示波器上的关键波形就三个输出电压、电感电流和驱动波形。判断burst是否正常先看输出电压正常burst模式下输出电压呈现“谷-峰-谷”的锯齿状纹波幅度一般控制在1%~3%如果纹波超过5%说明burst包络的脉冲数太多或者滞环窗口太小。再看电感电流波形——burst包内的波形应该是规则的、频率一致的正弦状电流包与包之间有一段完全静默的时间。如果静默期间电感电流还在慢慢爬说明有漏电流路径或者控制器没有真正进入休眠。最后看驱动波形burst包内的驱动频率要稳定不能出现过宽的脉冲或乱频率跳变这通常是反馈环路在burst模式下发生振荡。功率分析仪读数要与示波器波形互相验证。如果功率读数跳动很厉害但示波器上看不出异常八成是输入滤波电容在充电-静默-充电过程中引入了浪涌电流导致功率计误测。这种情况下要把功率计的测量带宽和积分窗口调大取更长时间的平均值。5. 常见问题速查与避坑清单实测经验归纳调试过程中遇到的问题很多挑几个典型的列个速查表方便大家直接对照。问题现象根本原因排查与解决思路待机功耗高于设计值20mW以上启动电阻未从母线上断开确认是否启用了控制器高压电流源启动功能外部启动电阻是否被开关管真正切断burst模式下输出纹波过大5%burst包络脉冲数与滞环窗口不匹配减小单包脉冲数增大输出电压滞环窗口观察是否在满载-空载切换时发生待机音频噪声明显burst频率落入人耳可听频段20Hz~20kHz调整burst周期使其跳出20kHz以上或低于10Hz检查变压器是否因burst包络激励发生机械谐振唤醒时输出电压过冲burst待机电压阈值设置过高或唤醒反馈环路响应慢降低待机电压阈值上限优化唤醒后的环路增益避免进入重载时环路补偿过快空载正常负载0.2W时待机功耗激增burst模式与轻载PFM切换点设置不合理检查轻载检测阈值确保进入burst的滞环足够大可能需要负载判断电路辅助不同输入电压下待机功耗差很大高压输入时母线侧损耗随母线电压平方增长核对母线侧的检测分压电阻、高压启动电路是否采用了电压无关的低功耗设计冷态和热态待机功耗差两倍以上控制器温度变化导致静态电流漂移或磁芯损耗热敏变化建立热平衡后再读数芯片选型时关注高低温静态电流规格打嗝周期不规则反馈环路不稳定或burst检测比较器噪声检查光耦反馈环路、加RC滤波观察控制器burst使能引脚的噪声补充一个有价值的经验就是PFC和LLC两个控制器之间的协调信号处理。有些设计里PFC待机关断信号是由LLC控制器的轻载检测引脚输出的这个信号在系统从待机唤醒瞬间如果出现抖动会导致PFC反复重启反而把待机功耗推上去。我的经验是LLC控制器的轻载检测输出要加滞环和延时PFC控制器的使能引脚也要加RC滤波两边配合才能避免“假唤醒”。另外强烈建议大家在低待机控制器的选购阶段就重点关注芯片的“burst模式静态电流”这个指标很多数据手册会写“standby current”或者“sleep mode current”这个值直接决定了芯片自身的功耗底线。还有一点是芯片的burst包络控制能力——有些老芯片的burst只是简单锁PWM内部模块不关断这种方案即使外围搭配得再好待机功耗也很难压到40mW以内。我在实际项目里的最大体会是40mW不是靠某颗芯片单打独斗能完成的目标它需要控制器内部有真正的低功耗设计基因同时外围电路和变压器设计都要围绕“待机时能省多少是多省”的思路来重构。启动电阻、PFC反馈、光耦、假负载每一个在传统设计里被忽视的“小损耗”到了40mW这个尺度上都变成了大头。一个通用的建议是动手设计前先把待机功耗预算表列出来把每个模块的损耗上限压到1mW以下逐个击破才不用在调试阶段到处救火。这个方案后续还可以扩展的方向一个是在更高输入电压比如三相LLC应用下做同样的电压无关低功耗设计另一个是结合数字控制器的灵活策略让burst参数能够根据输入电压和负载情况实时自适应调整。电源技术的迭代一直是这样效率的红利吃完了就开始抠待机、抠功率密度谁先把这些墙角挖干净谁的产品在市场上就越有底气。